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公开(公告)号：KR101591338B1
公开(公告)日：2016-02-19
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: 본발명은롱 텀지터를최소한으로할 뿐만아니라다이내믹레인지를높이기위해출력되는클럭신호의위상도선택할수 있는클럭발생기를개시(disclose)한다. 상기클럭발생기는저주파수의기준클럭신호를이용하여고주파수의클럭신호를생성하며, 제어장치, 디지털위상고정루프회로, 차지펌프위상고정루프회로및 분주기를구비한다. 상기제어장치는상기기준클럭신호및 곱셈인자에응답하여분주인자및 제1내부클럭신호를생성한다. 상기디지털위상고정루프회로는상기기준클럭신호, 상기분주인자및 상기제1내부클럭신호에응답하여제2내부클럭신호를생성한다. 상기차지펌프위상고정루프회로는상기제2내부클럭신호를이용하여복수개의제3내부클럭신호를생성한다. 상기분주기는위상선택신호, 상기분주인자및 상기제3내부클럭신호에응답하여상기클럭신호를생성한다.
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公开(公告)号：KR101222092B1
公开(公告)日：2013-01-14
申请号：KR1020110011779
申请日：2011-02-10
Applicant: 고려대학교 산학협력단
IPC: H03K5/22 , H03K19/0175
Abstract: 데이터 샘플링 장치는 입력과 출력이 교차 접속된 인버터를 포함하고, 교차 접속된 인버터의 제 1 노드와 제 2 노드에 전달된 입력신호에 대해 능동 피드백을 수행하는 인버터 모듈 및 교차 접속된 인버터의 제 1 노드와 제 2 노드에 각각 연결된 제 1 샘플 앤 홀드 회로와 제 2 샘플 앤 홀드 회로를 포함하는 샘플 앤 홀드 모듈을 포함하되, 샘플 앤 홀드 모듈은 제 1 입력신호와 제 2 입력신호를 샘플링하고, 클럭 신호의 제어에 따라 샘플링된 제 1 입력신호와 제 2 입력신호의 홀드된 신호를 교차 접속된 인버터의 제 1 노드와 제 2 노드에 각각 전달하고, 인버터 모듈은 제 1 노드와 제 2 노드에 전달된 홀드된 신호에 대해 능동 피드백을 수행하고, 능동 피드백이 수행된 홀드된 신호의 값을 출력신호로 출력한다.
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公开(公告)号：KR1020120133281A
公开(公告)日：2012-12-10
申请号：KR1020110051875
申请日：2011-05-31
Applicant: 고려대학교 산학협력단
CPC classification number: H03L7/085 , H03D13/001 , H03L7/097 , H04L7/0087
Abstract: PURPOSE: A hybrid phase detector and a method thereof are provided to rapidly correct the phase difference of a clock and data using a binary phase detection method which operates at high speed in an initial step of a system having a large data phase difference. CONSTITUTION: A mixed type phase detector(100) comprises a phase detection unit(110), an operation mode conversion unit(120), a first multiplexer(130), a second multiplexer(140), and a demultiply application unit(150). The phase detection unit detects the phase difference of a clock and inputted data. The operation mode conversion unit generates an operating mode signal matched with a binary phase detection operation mode or a linear phase detection operation mode based on a received phase difference signal. The first multiplexer transmits a clock signal inputted into an A shift or a B shift to the phase detection unit. The second multiplexer outputs phase difference signal inputted into the A shift or the B shift to the outside. The demultiply application unit applies demultiply to an inputted clock. [Reference numerals] (110) Phase detection unit; (120) Operation mode conversion unit; (130) First multiplexer; (140) Second multiplexer; (150) Demultiply application unit; (AA) Data; (BB) Clock; (CC) Output
Abstract translation: 目的：提供一种混合相位检测器及其方法，用于在具有大的数据相位差的系统的初始步骤中使用高速操作的二进制相位检测方法快速校正时钟和数据的相位差。 构成：混合型相位检测器（100）包括相位检测单元（110），操作模式转换单元（120），第一多路复用器（130），第二多路复用器（140）和分解应用单元（150） 。 相位检测单元检测时钟的相位差和输入的数据。 操作模式转换单元基于接收的相位差信号产生与二进制相位检测操作模式或线性相位检测操作模式相匹配的操作模式信号。 第一多路复用器将输入到A移位或B移位的时钟信号发送到相位检测单元。 第二多路复用器将输入到A档或B档的相位差信号输出到外部。 多媒体应用单元适用于输入的时钟。 （附图标记）（110）相位检测单元; （120）操作模式转换单元; （130）第一多路复用器; （140）第二复用器; （150）申请单位; （AA）数据; （BB）时钟; （CC）输出
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公开(公告)号：KR1020120091787A
公开(公告)日：2012-08-20
申请号：KR1020110011779
申请日：2011-02-10
Applicant: 고려대학교 산학협력단
IPC: H03K5/22 , H03K19/0175
Abstract: PURPOSE: A data sampling apparatus and a data sampling method using the same are provided to prevent the generation of a plurality of parasitic components by simplifying the structure of a circuit. CONSTITUTION: Data sampling apparatus(100) comprises an inverter module(110) and sample and hold modules(130,140) connected to an input terminal of the inverter module. The inverter module includes inverters(112,114) having inputs and outputs which are crossly connected and a third switch(109) which connects or disconnects a first node and a second node of the inverter which is crossly connected according to the control of clock signals. The inverter module further includes a clock generation part generating the clock signals.
Abstract translation: 目的：提供数据采样装置和使用其的数据采样方法，以通过简化电路的结构来防止产生多个寄生分量。 构成：数据取样装置（100）包括与逆变器模块的输入端子连接的逆变器模块（110）和采样保持模块（130,140）。 逆变器模块包括具有交叉连接的输入和输出的反相器（112,114）和连接或断开根据时钟信号的控制交叉连接的逆变器的第一节点和第二节点的第三开关（109）。 逆变器模块还包括产生时钟信号的时钟产生部件。
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公开(公告)号：KR1020110098505A
公开(公告)日：2011-09-01
申请号：KR1020100018154
申请日：2010-02-26
Applicant: 고려대학교 산학협력단
IPC: H03L7/18
CPC classification number: H03L7/193 , G04F10/005 , H03L7/093 , H03L7/0991 , H03L2207/50
Abstract: 본 발명은 디지털 주파수 합성기에 관한 것으로서, 더욱 상세하게는 넓은 주파수 범위에서도 주파수 검출이 가능한 시간-디지털 변환기를 포함하는 광대역 디지털 주파수 합성기에 관한 것이다.
광대역 디지털 주파수 합성기는, 입력 신호를 필터링하는 디지털 루프 필터, 상기 디지털 루프 필터의 출력 신호에 따라 가변되는 클록을 출력하는 디지털 제어 발진기, 상기 디지털 제어 발진기의 출력 클록을 분주율로 분주하는 분주기, 기준 클록의 주파수가 상기 분주기에서 분주된 클록의 주파수 범위 내에 포함되도록 상기 분주율을 선택하는 분주율 선택기 및 상기 기준 클록과 상기 디지털 제어 발진기의 출력 클록의 위상을 비교하여 주파수 차이를 검출하는 시간-디지털 변환기를 포함한다.
본 발명에 의하면, 최소 개수의 지연 셀로 넓은 주파수 범위에서 동작 가능한 시간-디지털 변환기를 이용함으로써 회로의 면적을 크게 감소시킬 수 있다.
또한 본 발명에 의하면, 주파수 대역에 상관없이 고해상도로 주파수 검출이 가능한 시간-디지털 변환기를 이용함으로써 결과적으로 고해상도 주파수 합성 동작을 가능하게 한다.-
Patent Agency Ranking
公开(公告)号：KR1020100108757A
公开(公告)日：2010-10-08
申请号：KR1020090026948
申请日：2009-03-30
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/23 , H03L7/085 , H03L7/0991 , H03L7/1075 , H03L2207/06 , H03L2207/50
Abstract: PURPOSE: A clock generator with minimized long term jitter is provided to minimize the influence of jitter by using a digital phase locked loop circuit and a charge pump phase locked loop circuit in a cascade method. CONSTITUTION: A control apparatus(110) generates a division factor and a first internal clock signal in response to a reference clock signal and a multiplication factor. A digital phase-locked loop circuit(120) generates a second internal clock signal in response to the reference clock signal, the division factor, and the first internal clock signal.
Abstract translation: 目的：提供最小化长期抖动的时钟发生器，以通过级联方式使用数字锁相环电路和电荷泵锁相环电路来最小化抖动的影响。 构成：响应于参考时钟信号和乘法因子，控制装置（110）产生除法系数和第一内部时钟信号。 数字锁相环电路（120）响应于参考时钟信号，分频因子和第一内部时钟信号产生第二内部时钟信号。
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公开(公告)号：KR100663329B1
公开(公告)日：2007-01-02
申请号：KR1020040076826
申请日：2004-09-24
Applicant: 고려대학교 산학협력단
IPC: H03B19/14
CPC classification number: G06F7/68
Abstract: 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.
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公开(公告)号：KR101799014B1
公开(公告)日：2017-11-20
申请号：KR1020100131984
申请日：2010-12-21
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
IPC: G11C11/4093 , G11C11/4074 , G11C7/10 , G11C5/14 , H03K19/0185
Abstract: 본발명의버퍼회로는전원전압및 출력노드사이에연결된로드부, 출력노드및 제 1 노드사이에연결되어입력신호를입력받는입력신호수신부, 제 1 노드및 접지전압사이에연결된소스부및 출력노드의출력신호에응답하여바이어스전압을출력하는제어부를포함하고, 소스부는바이어스전압에따라제 1 노드에서상기접지전압으로흐르는전류량이조절된다.
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公开(公告)号：KR101301698B1
公开(公告)日：2013-08-30
申请号：KR1020060080716
申请日：2006-08-24
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
IPC: H03L7/085
CPC classification number: H03L7/087 , H03D13/00 , H03L7/0891
Abstract: 여기에 개시된 위상검출기는 데이터와 복원 클럭에 응답하여 동작하며, 상기 데이터의 천이와 상기 복원 클럭의 엣지들 사이의 위상차들에 각각 비례하는 펄스폭을 갖는 업 펄스 및 다운 펄스를 발생하는 업다운 펄스 발생기를 포함한다.
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公开(公告)号：KR101209817B1
公开(公告)日：2012-12-07
申请号：KR1020110010015
申请日：2011-02-01
Applicant: 고려대학교 산학협력단
IPC: H03H11/06
Abstract: 본발명의일 측면에따른등화기는제 1 입력신호및 제 2 입력신호를차동증폭하는제 1 증폭기및 상기제 1 증폭기와병렬접속되고, 상기제 1 입력신호및 제 2 입력신호를차동증폭하는제 2 증폭기를포함하되, 상기등화기의출력은상기제 1 증폭기의출력신호와상기제 2 증폭기의출력신호가조합된것이다.
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