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公开(公告)号：WO2015178556A1
公开(公告)日：2015-11-26
申请号：PCT/KR2014/011603
申请日：2014-12-01
Applicant: 고려대학교 산학협력단
IPC: A61D19/00
CPC classification number: A61D19/00
Abstract: 본 발명은 깊이 정보를 이용한 동물의 머리 탐지 시스템 및 그 탐지 방법에 관한 것으로, 더욱 상세하게는 깊이 카메라를 이용하여 탐지공간의 깊이 정보를 획득하는 정보 획득부(100) 및 상기 정보 획득부(100)로부터 전달받은 깊이 정보를 분석하여 탐지공간 내의 동물의 머리 높이 정보를 산출하고, 상기 머리 높이 정보가 기설정된 설정값과 비교하여 상이할 경우, 동물의 승가 여부를 판단하는 판단부(200)를 포함하여 구성되는 것을 특징으로 하는 깊이 정보를 이용한 동물의 머리 탐지 시스템에 관한 것이다.
Abstract translation: 本发明涉及一种使用深度信息检测动物头部的系统及其检测方法，更具体地说，涉及一种使用深度信息检测动物头部的系统，该系统包括：信息获取单元（100 ），用于使用深度摄像机获取检测空间的深度信息; 以及确定单元（200），用于通过分析从信息获取单元（100）接收的深度信息来计算在检测空间内的动物头部的高度的信息，并且当关于头部的高度的信息不同 从基于比较的预定设定值，确定动物是否被安装。
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公开(公告)号：KR101568979B1
公开(公告)日：2015-11-13
申请号：KR1020140061328
申请日：2014-05-22
Applicant: 고려대학교 산학협력단
IPC: A61D19/00
CPC classification number: A61D19/00
Abstract: 본발명은깊이정보를이용한동물의머리탐지시스템및 그탐지방법에관한것으로, 더욱상세하게는깊이카메라를이용하여탐지공간의깊이정보를획득하는정보획득부(100) 및상기정보획득부(100)로부터전달받은깊이정보를분석하여탐지공간내의동물의머리높이정보를산출하고, 상기머리높이정보가기설정된설정값과비교하여상이할경우, 동물의승가여부를판단하는판단부(200)를포함하여구성되는것을특징으로하는깊이정보를이용한동물의머리탐지시스템에관한것이다.
Abstract translation: 本发明涉及一种使用深度信息的动物头监视系统及其监视方法，更具体地涉及使用深度信息的动物头监视系统，其特征在于包括：信息获取部（100）获取 使用深度摄像机监视空间的深度信息; 以及确定部分（200），通过分析从信息获取部分（100）接收的深度信息来计算动物的头部高度信息，并且如果头部高度信息与预设值不同，则当比较时，确定动物的安装 。
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公开(公告)号：KR100679862B1
公开(公告)日：2007-02-07
申请号：KR1020050030549
申请日：2005-04-13
Applicant: 고려대학교 산학협력단 , 한국전자통신연구원
Abstract: 지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.
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公开(公告)号：KR100543465B1
公开(公告)日：2006-01-20
申请号：KR1020030053859
申请日：2003-08-04
Applicant: 고려대학교 산학협력단 , 삼성전자주식회사
IPC: H03K5/05
CPC classification number: H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
Abstract: 본 발명은 반도체 집적 회로 내의 지연된 클록 신호를 발생하는 장치에 관한 것이다. 본 발명에 따른 지연된 클록 신호 발생장치는, 입력 클록 신호(CLK1)에 응답하여 복수의 위상 지연 클록 신호를 발생하는 지연 신호 발생 회로; 상기 복수의 위상 지연 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 1 위상 차를 갖는 위상 지연 클록 신호를 검출하고, 출력 클록 신호(CLK2)를 출력하기 위한 선택 신호를 발생하는 위상 검출 회로; 상기 입력 클록 신호(CLK1) 및 상기 복수의 위상 지연 클록 신호 중에서 서로 인접하여 입력되는 두 신호를 미리 설정된 내분비로 내분하고, 상기 두 신호의 위상 차보다 작은 위상 차를 갖는 복수의 위상 보간 클록 신호를 발생하는 위상 보간 회로; 및 상기 선택 신호에 응답하여 상기 복수의 위상 보간 클록 신호 중에서 상기 입력 클록 신호(CLK1)와 제 2 위상 차를 갖는 출력 클록 신호(CLK2)를 출력하는 선택 회로를 포함한다. 본 발명에 의하면, 입력 클록 신호의 반주기를 감지하여 외부 제어신호나 피드백 루프의 필요 없이 입력 클록 신호보다 π/2 또는 3π/2 등 원하는 위상 차만큼 지연된 클록 신호를 얻을 수 있다.
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公开(公告)号：KR1020050118352A
公开(公告)日：2005-12-19
申请号：KR1020040043450
申请日：2004-06-14
Applicant: 고려대학교 산학협력단
IPC: H03K19/00
CPC classification number: H03K19/0963 , G06F1/08 , H03K3/356165
Abstract: 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노 회로가 개시된다. 본 발명의 실시예에 따른 도미노 회로는 제어부, 제 1 입력 제어부, 제 2 입력 제어부 및 출력부를 구비한다. 제어부는 클럭 신호에 응답하여 제 1 노드를 제 1 전압 레벨로 프리차지 시키거나 또는 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 1 입력 제어부는 상기 입력 신호들이 동일한 레벨이면 상기 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 2 입력 제어부는 상기 제 1 노드에 연결되며, 상기 입력 신호들이 서로 다른 레벨이면 상기 제 1 노드에서 상기 제 1 입력 제어부로 전달되는 전하의 양을 줄인다. 상기 제 1 입력 제어부 및 제 2 입력 제어부는 내부에 직렬 연결되는 트랜지스터들을 각각 구비하고, 상기 제 2 입력 제어부의 트랜지스터들은 상기 제 1 입력 제어부의 트랜지스터들과 병렬로 연결된다. 상기 입력 신호들의 레벨이 서로 다른 경우, 상기 제 1 노드에 연결된 상기 제 1 및 제 2 입력 제어부의 트랜지스터들 중 하나의 트랜지스터만이 턴 온 된다. 본 발명에 따른 도미노 회로는 입력 신호의 레벨에 따른 제 1 노드에서의 누설 전하량을 줄일 수 있는 장점이 있다. 또한 키퍼 트랜지스터의 크기도 작게 설계할 수 있으므로 동작 성능 또한 개선될 수 있는 장점이 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050015168A
公开(公告)日：2005-02-21
申请号：KR1020030053859
申请日：2003-08-04
Applicant: 고려대학교 산학협력단 , 삼성전자주식회사
IPC: H03K5/05
CPC classification number: H03K5/133 , H03K5/135 , H03K2005/00156 , H03K2005/00286
Abstract: PURPOSE: A delayed clock signal generator is provided to acquire a clock signal delayed as much as a desired delay period regardless of an external control signal or a feedback loop by sensing a half period of a clock signal. CONSTITUTION: A clock signal generator(100) is used for generating a clock signal. A delayed signal generation circuit(200) is used for receiving the clock signal and generating a phase-delayed clock signal. A phase detection circuit(300) is used for detecting the phase of the phase-delayed clock signal and generating a selection signal. A phase interpolation circuit(600) is used for receiving the phase-delayed clock signal and generating a phase-interpolated clock signal by interpolating two adjacent signals. A selection circuit(700) is used for outputting a delayed signal delayed as much as a phase difference of the phase-interpolated signals.
Abstract translation: 目的：提供延迟时钟信号发生器，以通过感测时钟信号的半周期来获取延迟多达期望延迟周期的时钟信号，而不管外部控制信号或反馈回路如何。 构成：时钟信号发生器（100）用于产生时钟信号。 延迟信号生成电路（200）用于接收时钟信号并产生相位延迟的时钟信号。 相位检测电路（300）用于检测相位延迟时钟信号的相位并产生选择信号。 相位插值电路（600）用于接收相位延迟时钟信号，并通过内插两个相邻信号产生相位插值时钟信号。 选择电路（700）用于输出延迟多个相位插值信号的相位差的延迟信号。
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公开(公告)号：KR1020060108367A
公开(公告)日：2006-10-18
申请号：KR1020050030549
申请日：2005-04-13
Applicant: 고려대학교 산학협력단 , 한국전자통신연구원
CPC classification number: H03K5/00006 , H03K5/1534 , H03L7/0814
Abstract: 지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.
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公开(公告)号：KR1020060027925A
公开(公告)日：2006-03-29
申请号：KR1020040076826
申请日：2004-09-24
Applicant: 고려대학교 산학협력단
IPC: H03B19/14
CPC classification number: G06F7/68
Abstract: 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.
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公开(公告)号：KR100663329B1
公开(公告)日：2007-01-02
申请号：KR1020040076826
申请日：2004-09-24
Applicant: 고려대학교 산학협력단
IPC: H03B19/14
CPC classification number: G06F7/68
Abstract: 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.
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公开(公告)号：KR100554660B1
公开(公告)日：2006-02-22
申请号：KR1020040043450
申请日：2004-06-14
Applicant: 고려대학교 산학협력단
IPC: H03K19/00
Abstract: 전하 재분배 문제를 줄일 수 있는 구조를 가지는 도미노 회로가 개시된다. 본 발명의 실시예에 따른 도미노 회로는 제어부, 제 1 입력 제어부, 제 2 입력 제어부 및 출력부를 구비한다. 제어부는 클럭 신호에 응답하여 제 1 노드를 제 1 전압 레벨로 프리차지 시키거나 또는 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 1 입력 제어부는 상기 입력 신호들이 동일한 레벨이면 상기 입력 신호들이 상기 제 1 노드를 통하여 외부로 출력되도록 제어한다. 제 2 입력 제어부는 상기 제 1 노드에 연결되며, 상기 입력 신호들이 서로 다른 레벨이면 상기 제 1 노드에서 상기 제 1 입력 제어부로 전달되는 전하의 양을 줄인다. 상기 제 1 입력 제어부 및 제 2 입력 제어부는 내부에 직렬 연결되는 트랜지스터들을 각각 구비하고, 상기 제 2 입력 제어부의 트랜지스터들은 상기 제 1 입력 제어부의 트랜지스터들과 병렬로 연결된다. 상기 입력 신호들의 레벨이 서로 다른 경우, 상기 제 1 노드에 연결된 상기 제 1 및 제 2 입력 제어부의 트랜지스터들 중 하나의 트랜지스터만이 턴 온 된다. 본 발명에 따른 도미노 회로는 입력 신호의 레벨에 따른 제 1 노드에서의 누설 전하량을 줄일 수 있는 장점이 있다. 또한 키퍼 트랜지스터의 크기도 작게 설계할 수 있으므로 동작 성능 또한 개선될 수 있는 장점이 있다.
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