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公开(公告)号：KR1020080018502A
公开(公告)日：2008-02-28
申请号：KR1020060080716
申请日：2006-08-24
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
IPC: H03L7/085
CPC classification number: H03L7/087 , H03D13/00 , H03L7/0891
Abstract: A linear phase detector and a clock/data recovery circuit having the same are provided to easily generate a narrow pulse by variously changing a transition position of data for error detection. A clock/data recovery circuit(200) includes a voltage-controlled oscillator(130), four phase detectors(100), and a control circuit. The voltage-controlled oscillator generates a recovered clock. The phase detectors generate up and down pulses in response to data and the recovered clock. The control circuit controls the voltage-controlled oscillator in response to the up and down pulses for an edge of the recovered clock to be synchronized with a center of the data. The control circuit is composed of four charge pumps(110) and a loop filter(120).
Abstract translation: 提供了一种线性相位检测器和具有该线性相位检测器的时钟/数据恢复电路，以通过不同地改变用于错误检测的数据的转换位置来容易地生成窄脉冲。 时钟/数据恢复电路（200）包括压控振荡器（130），四相检测器（100）和控制电路。 压控振荡器产生恢复时钟。 相位检测器根据数据和恢复的时钟产生上和下脉冲。 控制电路响应于恢复的时钟的边缘的上升和下降脉冲来控制压控振荡器以与数据的中心同步。 控制电路由四个电荷泵（110）和环路滤波器（120）组成。
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公开(公告)号：KR100611315B1
公开(公告)日：2006-08-10
申请号：KR1020050030103
申请日：2005-04-11
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: 고속 아날로그 논리곱 회로가 개시된다. 고속 아날로그 논리곱 회로는, 게이트단자 및 제1단자에는 각각 제1입력신호 및 제1전류원의 출력전류가 입력되고 제2단자는 제1공통노드에 연결되는 제1PMOS 트랜지스터, 게이트단자에는 반전된 제1입력신호가 입력되고 제1단자는 제1PMOS 트랜지스터의 제1단자에 접속되는 제2PMOS 트랜지스터, 게이트단자에는 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2PMOS 트랜지스터의 제2단자 및 제1공통노드에 연결되는 제3PMOS 트랜지스터, 게이트단자에는 반전된 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2PMOS 트랜지스터의 제2단자 및 제2공통노드에 연결되는 제4PMOS 트랜지스터, 게이트단자에는 제2입력신호가 입력되고 제1단자는 제1공통노드에 연결되는 제1NMOS 트랜지스터, 게이트단자에는 반전된 제2입력신호가 입력되고 제1단자 및 제2단자는 각각 제2공통노드 및 제1NMOS 트랜지스터의 제2단자에 연결되는 제2NMOS 트랜지스터, 게이트단자에는 제1입력신호가 입력되고 제1단자 및 제2단자는 각각 제1PMOS 트랜지스터의 제2단자 및 제2전류원에 연결되는 제3NMOS 트랜지스터, 게이트단자에는 반전된 제1입력신호가 입력되고, 제1단자 및 제2단자는 각각 제2공통노드 및 제2전류원에 연결되는 제4NMOS 트랜지스터, 일단은 소정의 전압레벨의 직류전원에 연결되고 타단은 각각 제1공통노드 및 제2공통노드에 연결되는 복수의 저항을 갖는다.
Abstract translation: 公开了一种高速模拟“与”电路。 高速模拟逻辑积电路，栅极端子，并且每个所述第一输入信号和所述第一电流源的输出电流的第一端子被输入到第一，反向权利要求1PMOS晶体管的第二端子，连接到权利要求的公共节点的栅极端子 第一输入信号是输入到第一端子的2PMOS晶体管的栅极端子的第二端子，第二输入信号是输入到第一端子和第二端子分别连接到1PMOS晶体管的第一端子的2PMOS晶体管的 和第二3PMOS晶体管，栅极端子，其第一连接至公共节点反相的第二输入信号输入到所述第一端子和所述第二端子连接到所述第二端子和所述2PMOS晶体管的分别与第二公共节点的4PMOS 第一NMOS晶体管，具有连接到第一NMOS晶体管的栅极端子的第一输入端子和连接到第一公共节点的第一端子， 每个第二公共节点和连接到所述晶体管的栅极端子的第二端子的1NMOS权利要求2NMOS晶体管的，第一输入信号被输入和所述第一端子和第二端子连接到第二端子和1PMOS晶体管的分别与第二电流源 第四NMOS晶体管，具有连接到反相的第一输入信号的栅极端子和连接到第二公共节点和第二电流源的第一端子和第二端子， 而另一端分别具有连接到第一公共节点和第二公共节点的多个电阻器。
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公开(公告)号：KR100611309B1
公开(公告)日：2006-08-10
申请号：KR1020050056961
申请日：2005-06-29
Applicant: 고려대학교 산학협력단
IPC: H03K3/037
Abstract: 래치와 상기 래치를 구비하는 플립플롭이 개시된다. 그 래치는 소정의 펄스신호의 논리값(high 또는low)에 따라 입력신호를 전달하거나 차단시키는 신호전달부, 신호전달부에서 신호전달이 차단되어 있는 동안에 상기 신호전달부의 출력단을 프리차지(precharge)시키는 프리차지부, 신호전달부에서 신호전달이 되는 경우, 상기 입력신호를 출력단으로 전달하고 신호전달부에서 신호전달이 차단되는 경우에는 이전 신호를 그대로 유지하는 래치부를 구비함을 특징으로 한다.
본 발명에 의하면, 단순한 구조를 가지며 적은 전력을 소비하고, 적은 입력-출력 지연시간을 갖는 장점이 있다. 또한 입력신호를 전달하는 NMOS트랜지스터의 출력단을 프리차지시켜 낮은 전원전압 하에서도 NMOS트랜지스터의 구동능력이 떨어지는 것을 막아준다.Abstract translation: 公开了一种具有锁存器和锁存器的触发器。 闩锁在预定脉冲信号（高或低）自由地输出的信号传输单元的逻辑值，而信号传输由所述信号发射部分阻塞，用于通过或根据阻断输入信号电荷的信号传输单元（预充电） 以及锁存单元，用于当信号从信号传输单元传输时将输入信号传输到输出端子，并且当信号传输单元阻挡信号传输时维持先前的信号。
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公开(公告)号：KR1020060027925A
公开(公告)日：2006-03-29
申请号：KR1020040076826
申请日：2004-09-24
Applicant: 고려대학교 산학협력단
IPC: H03B19/14
CPC classification number: G06F7/68
Abstract: 주파수 체배기가 개시된다. 전압레벨조절부는 공통의 제1노드 및 제2노드에 병렬로 연결되며, 전압제어지연선으로부터 입력되는 입력신호에 의해 소정 시간동안 턴온되어 제1노드 및 제2노드의 전압레벨을 조절한다. 입력버퍼부는 게이트단자에 입력되는 소정의 피드백신호에 의해 제1노드를 충전시키거나 제2노드를 방전시킨다. 출력버퍼부는 제1노드 및 제2노드 중 어느 하나의 노드의 전압레벨에 의해 구동되어 출력노드의 전압레벨을 조절하고, 출력노드의 전압레벨에 대응하는 피드백신호 및 주파수 체배된 클럭신호를 출력한다. 방전부는 제1노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제1노드를 방전시킨다. 충전부는 제2노드에 접속되어 전압제어지연선으로부터 입력되는 입력신호의 상승에지가 입력되기 전에 제2노드를 충전시킨다. 본 발명에 따르면, 주파수 체배기의 내부노드에 발생하는 기생 커패시턴스를 제거하여 주파수 체배기의 고속동작이 가능하게 할 수 있고, 디지털회로로 구성된 설계가 간편한 위상보상기를 채용함으로써 주파수 체배기를 소형화할 수 있으며, N to K 멀티플렉서를 채용하여 주파수 체배비의 동적제어가 가능하게 된다.
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公开(公告)号：KR101264276B1
公开(公告)日：2013-05-22
申请号：KR1020110051875
申请日：2011-05-31
Applicant: 고려대학교 산학협력단
Abstract: 본발명은혼합형위상검출기및 그방법에관한것으로, 혼합형위상검출기는바이너리위상검출방식및 선형위상검출방식에기초하여데이터및 클럭사이의위상차이를검출하는위상검출부및 상기위상검출부에의해검출된위상차이에기초하여동작모드신호를생성하는동작모드전환부를포함하고, 상기위상검출부는바이너리위상검출방식및 선형위상검출방식중 상기동작모드신호에대응하는방식으로상기위상차이를검출할수 있다.
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Patent Agency Ranking
公开(公告)号：KR100858922B1
公开(公告)日：2008-09-17
申请号：KR1020050134340
申请日：2005-12-29
Applicant: 고려대학교 산학협력단
IPC: G01R31/28
Abstract: 본 발명은 플립플롭의 전기적 특성의 검증에 관한 것으로서, 특히, 고주파의 클럭신호에 의하여 동작하는 플립플롭의 전기적 특성을 검증할 수 있는 플립플롭 성능 평가회로에 관한 것이다.
본 발명의 기술적 과제를 달성하기 위한 본 발명에 따른 플립플롭 성능 평가회로는, 제어신호에 응답하여 클럭신호를 각각 기본응답지연시간(τ), 2τ 내지 Mτ(M은 정수)씩 지연시킨 복수 개의 버퍼신호들을 출력하는 복수 개의 직렬 연결된 버퍼들을 구비하는 제1지연블록; 상기 복수 개의 버퍼신호들을 이용하여 한 쌍의 제1테스트지연신호, 한 쌍의 제2테스트지연신호 내지 한 쌍의 제N테스트지연신호를 출력하는 제2지연블록; 및 선택신호에 응답하여 상기 한 쌍의 제1테스트지연신호, 상기 한 쌍의 제2테스트지연신호 내지 상기 한 쌍의 제N테스트지연신호 중에서 한 쌍의 테스트지연신호를 선택하여 제1테스트신호 및 제2테스트신호를 출력하는 멀티플렉서를 구비하여 본 발명의 기술적 과제를 달성한다.-
7.发明授权온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프 有权温度计代码发生器，使用温度计代码的VCO的输出频率的控制器，使用温度计代码发生器的频率锁定环
公开(公告)号：KR100839502B1
公开(公告)日：2008-06-19
申请号：KR1020060081395
申请日：2006-08-26
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/095 , H03L7/0891 , H03L7/0995 , H03L7/10
Abstract: 온도계 코드 생성기와 온도계 코드 생성기를 이용한 주파수 고정루프를 제공한다. 온도계 코드 생성기는 업 신호가 활성일 때 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 증가되고, 다운 신호가 활성일 때 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 1씩 감소되며, 상기 업 신호 및 상기 다운 신호가 모두 비활성일 때, 상기 클럭 신호에 동기하여 상기 비트 저장 스테이지들에 저장된 상기 온도계 코드가 유지되도록 서로 연결된 비트 저장 스테이지들을 포함한다.
온도계 코드, 주파수 고정 루프, 듀티비 교정, 락 검출-
公开(公告)号：KR100679862B1
公开(公告)日：2007-02-07
申请号：KR1020050030549
申请日：2005-04-13
Applicant: 고려대학교 산학협력단 , 한국전자통신연구원
Abstract: 지연고정루프를 이용한 주파수 체배기가 제공된다. 체배계수제어부는 설정된 체배비에 대응하는 선택신호를 출력한다. 전압제어지연부는 소정의 입력클럭신호를 소정시간 순차적으로 지연시켜 복수개의 전압제어지연신호를 출력한다. 천이감지부는 전압제어지연신호 중에서 선택신호에 대응하는 개수의 전압제어지연신호로부터 상승에지를 감지하고, 상승에지가 감지되면 하강펄스를 출력한다. 다중화부는 선택신호에 대응하는 개수의 전압제어지연신호 중에서 마지막으로 출력되는 신호를 선택하여 입력클럭신호의 위상을 제어하는 위상검출기로 출력한다. 에지결합부는 천이감지부로부터 하강펄스가 입력될 때마다 출력신호의 위상을 변경하여 생성한 출력클럭신호를 출력한다. 본 발명에 따르면, 저지터의 특성의 주파수 체배기를 구현할 수 있으며, 주파수 체배비를 동적으로 변화시킴으로써, 하나의 입력 주파수에 대해 다양한 주파수를 얻을 수 있다.
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公开(公告)号：KR1020120088988A
公开(公告)日：2012-08-09
申请号：KR1020110010015
申请日：2011-02-01
Applicant: 고려대학교 산학협력단
IPC: H03H11/06
CPC classification number: H03H11/06 , H03H11/126 , H03H11/28 , H04B3/145
Abstract: PURPOSE: A parallel equalizer is provided to process low frequency and high frequency bands using low power by differently controlling each frequency gain characteristic of each amplifier. CONSTITUTION: An equalizer(100) includes a first amplifier which differentially amplifies a first input signal and a second input signal. The equalizer includes a second amplifier connected to the first amplifier in parallel. The second amplifier differentially amplifies the first input signal and the second input signal. The output of the equalizer is made by combining the output signal of the first amplifier and the output signal of the second amplifier. The first amplifier and the second amplifier control a zero point and a pole point by variable resistance and variable capacitance. A high frequency band gain in the secondary amplifier is larger than a low frequency band gain in the first amplifier.
Abstract translation: 目的：提供并行均衡器，通过不同地控制每个放大器的每个频率增益特性来使用低功率处理低频和高频带。 构成：均衡器（100）包括差分放大第一输入信号和第二输入信号的第一放大器。 均衡器包括并联连接到第一放大器的第二放大器。 第二放大器差分放大第一输入信号和第二输入信号。 均衡器的输出通过组合第一放大器的输出信号和第二放大器的输出信号来进行。 第一放大器和第二放大器通过可变电阻和可变电容来控制零点和极点。 次级放大器中的高频带增益大于第一放大器中的低频带增益。
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10.发明公开온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프 有权温度计代码发生器，使用温度计代码的VCO的输出频率的控制器，使用温度计代码发生器的频率锁定环
公开(公告)号：KR1020080019147A
公开(公告)日：2008-03-03
申请号：KR1020060081395
申请日：2006-08-26
Applicant: 삼성전자주식회사 , 고려대학교 산학협력단
CPC classification number: H03L7/095 , H03L7/0891 , H03L7/0995 , H03L7/10
Abstract: A thermometer code generator, an output frequency control device of a voltage controlled generator using the same, and a frequency locked loop using the same are provided to prevent a voltage controlled generator from generating a VCO(Voltage Controlled Oscillator) clock of a frequency unwanted by using a high reliable thermometer code generator. An output frequency control device of a voltage controlled generator using a thermometer code generator includes a thermometer code generator(810), and a digital/analog converter(820). The thermometer code generator has n bit storage stages for storing a thermometer code. When an up signal is activated, the bit storage stages are synchronized with a clock signal and the thermometer code is increased by one. When a down signal is activated, the bit storage stages are synchronized with the clock signal and the thermometer code is decreased by one. When the up and down signals are inactivated, the bit storage stages are synchronized with the clock signal and the thermometer code is maintained. The digital/analog converter generates a control voltage for controlling an output frequency of a voltage controlled generator in response to the thermometer code.
Abstract translation: 提供了温度计代码发生器，使用该温度计代码发生器的压控发生器的输出频率控制装置和使用其的频率锁定环，以防止压控发生器产生不期望的频率的VCO（压控振荡器）时钟 使用高可靠的温度计代码生成器。 使用温度计代码发生器的电压控制发生器的输出频率控制装置包括温度计代码发生器（810）和数字/模拟转换器（820）。 温度计代码发生器具有n位存储阶段，用于存储温度计代码。 当启动信号时，位存储级与时钟信号同步，温度计代码增加1。 当下降信号被激活时，位存储级与时钟信号同步，温度计代码减1。 当上下信号不激活时，位存储级与时钟信号同步，并保持温度计代码。 数字/模拟转换器响应于温度计代码产生用于控制压控发电机的输出频率的控制电压。
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