公开(公告)号：KR101498635B1

公开(公告)日：2015-03-04

申请号：KR1020130094024

申请日：2013-08-08

Applicant: 주식회사 레이언스 ,  한양대학교 산학협력단

Inventor： 유교선 ,  김명호 ,  박진형 ,  전승익 ,  최덕균

IPC: H01L27/146

CPC classification number: H01L27/14616 ,  H01L27/14632 ,  H01L27/14687 ,  H01L27/14692 ,  H01L29/78618 ,  H01L29/78633 ,  H01L29/7869

Abstract: 본 발명은 게이트전극 상에 형성된 산화물반도체층과; 상기 산화물반도체층의 채널영역의 표면에 형성된 산화막과; 상기 산화물반도체층 상에, 상기 채널영역을 사이에 두고 이격된 소스전극 및 드레인전극과; 상기 소스전극 및 드레인전극 상에, 상기 산화막을 덮는 식각방지막과; 상기 드레인전극과 연결되는 포토다이오드를 포함하는 이미지센서를 제공한다.

公开(公告)号：KR100860011B1

公开(公告)日：2008-09-25

申请号：KR1020060085631

申请日：2006-09-06

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  박찬준 ,  정두성

IPC: H01L33/28 ,  C01G9/02

Abstract: 본 발명은 주기적 급속 열처리에 의한 p형 산화아연의 제조방법에 관한 것으로, 더욱 상세하게는 증착된 n형 산화아연 박막에 억셉터 형성을 위한 p형 도판트용 원소를 도핑하여 선택적으로 주입하고, 펄스 형식의 주기적 급속 열처리(Pulsed Rapid Thermal Annealing, PRTA)를 수행함으로써, 종래의 p형 산화아연 제조방법과는 달리 기판의 열처리에 의한 손상이 없이 p형 산화아연으로의 전환이 가능하여 저온의 녹는점을 가지는 기판에도 도입할 수 있는 주기적 급속 열처리에 의한 p형 산화아연의 제조방법에 관한 것이다.
n형 산화아연, p형 산화아연, 저온, 펄스, 급속 열처리

公开(公告)号：KR100680006B1

公开(公告)日：2007-02-08

申请号：KR1020040049528

申请日：2004-06-29

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  김병수 ,  김현철 ,  신종배

IPC: G02F1/136

Abstract: 본 발명은 기존의 FALC 공정을 적용한 저온 다결정 실리콘 TFT-LCD 어레이 기판 제조시 트랜지스터 채널 영역의 애스펙트비(aspect ratio)를 조절하여 TFT 소자의 채널 영역 내 결정화 효율을 향상시키는 방법에 관한 것이다.
기존 TFT 소자 내 정형화된 채널 영역의 애스펙트비(width/length=1 또는 2)로 인해 FALC 공정 적용시 채널 영역의 결정화 시간이 연장되고, 또한 결정화도에 있어서도 어느 정도 이상 증가하지 못하게 되어 이에 따른 유동성의 한계성이 나타나게 되는데, 본 발명에서는 FALC 공정의 주요변수인 전류 영향을 최적화할 수 있는 구조로 설계하여 결정화시킴으로 그러한 한계성을 극복하고자 하였다.
다시 말해서, FALC공정시 결정화 효율이 전류의 영향을 받는 다는 점에 주목하여 결정화 통로역할을 하는 채널 영역 내 전류의 흐름을 채널 애스펙트비 조절을 통해 최적화함으로 결정화 효율을 향상시켰다.
본 발명에 따라 최적 설계된 애스펙트비를 갖는 채널 내 FALC 공정을 적용한 저온 다결정 실리콘 TFT-LCD 제조 방법에 의하면 같은 면적을 갖는 채널들 간의 애스펙트비를 1 이하로 설정함으로써 결정화 속도의 증가와 결정화도 향상 등의 보다 향상된 결정화 효율을 얻을 수 있게 된다.
따라서, 간단한 공정변화로 TFT의 채널 영역의 결정화 시간 및 결정화도를 높임으로 향상된 TFT의 응답 속도를 기대할 수 있다.
다결정 실리콘, TFT-LCD, 결정화도, 채널영역의 결정화, 애스펙트비(aspect ratio), 전계 인가, 열처리, 전계 유도 방향성 결정화(FALC)

公开(公告)号：KR1020040076301A

公开(公告)日：2004-09-01

申请号：KR1020030011577

申请日：2003-02-25

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  박경완 ,  안진용 ,  조기택 ,  강문수

IPC: G02F1/136

Abstract: PURPOSE: A fabrication method of a polycrystal silicon TFT-LCD array substrate by using an FALC(Field Aided Lateral Crystallization) process is provided to adopt an FALC process through data signal lines and an ITO common electrode, thereby realizing an excellent side crystallization aspect by uniform field effects within channel areas of all TFTs. CONSTITUTION: Gate electrodes(11) of TFTs(10) are connected to gate signal lines(12), source electrodes(13) are connected to data signal lines(14), and drain electrodes(15) are connected to ITOs(16). The ITOs(16) are connected to an ITO common electrode of a color filter substrate via liquid crystals(30). The ITO common electrode is electrically connected to the individual ITOs(16) via the liquid crystals(30). The drain electrodes(15) of the TFTs(10) are bound with the ITO common electrode through the corresponding ITOs(16). A voltage applied through the ITO common electrode is directly applied to a source area and a drain area of an amorphous silicon thin film.

Abstract translation: 目的：通过使用FALC（场辅助横向结晶）工艺制造多晶硅TFT-LCD阵列基板的方法，通过数据信号线和ITO公共电极采用FALC工艺，由此通过 所有TFT的通道区域内均匀的场效应。 构成：TFT（10）的栅电极（11）连接到栅极信号线（12），源电极（13）连接到数据信号线（14），漏电极（15）连接到ITO（16） 。 ITO（16）通过液晶（30）与滤色器基板的ITO公共电极连接。 ITO公共电极通过液晶（30）与各个ITO（16）电连接。 TFT（10）的漏电极（15）通过相应的ITO（16）与ITO公共电极结合。 通过ITO公共电极施加的电压直接施加到非晶硅薄膜的源极区域和漏极区域。

公开(公告)号：KR101665863B1

公开(公告)日：2016-10-25

申请号：KR1020150048938

申请日：2015-04-07

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  최명재 ,  김명호 ,  권현민

IPC: H01L29/66 ,  H01L21/316 ,  H01L21/318 ,  H01L21/28

Abstract: 정류다이오드및 그제조방법을제공한다. 이러한정류다이오드는절연체물질을포함하는절연체층및 상기절연체층상에위치하고, n형 ZnO 계열산화물반도체를포함하는반도체층을포함하고, 상기절연체층과상기반도체층사이에서정류특성을갖는것을특징으로한다. 따라서, 향상된전기적특성을갖는정류다이오드를제공할수 있다. 또한, 기존산화물다이오드와비교하였을때 많은제약을받는 P-type 산화물반도체를절연체층으로대체함에따라, 재료선택의폭이보다넓어질수 있다. 따라서, 전기적특성변화의조절범위또한넓힐수 있다.

公开(公告)号：KR1020160114767A

公开(公告)日：2016-10-06

申请号：KR1020150040680

申请日：2015-03-24

Applicant: 주식회사 레이언스 ,  한양대학교 산학협력단

Inventor： 김명호 ,  전승익 ,  최덕균 ,  최형석 ,  장한빈

IPC: H01L27/146

Abstract: 본발명은기판상에형성된소스전극및 드레인전극과; 상기소스전극및 드레인전극과접촉하는산화물반도체층과; 상기산화물반도체층상에형성된제1절연막과; 상기제1절연막상에형성된게이트전극과; 상기드레인전극과연결되는포토다이오드를포함하고, 상기산화물반도체층은, 상기게이트전극에의해가려지는자외선비조사부분과, 상기게이트전극에의해가려지지않는자외선조사부분으로구성된이미지센서를제공한다.

Abstract translation: 形成在基板上的源电极和漏电极; 与源电极和漏电极接触的氧化物半导体层; 形成在氧化物半导体层上的第一绝缘层; 形成在第一绝缘膜上的栅电极; 氧化物半导体层，其包括：连接到所述漏电极的光电二极管，提供了一种紫外线非照射部分和所述UV照射部分构成的图像传感器不阻挡由所述栅电极覆盖的栅电极。

公开(公告)号：KR1020130142411A

公开(公告)日：2013-12-30

申请号：KR1020120065613

申请日：2012-06-19

Applicant: 삼성전자주식회사 ,  한양대학교 산학협력단

Inventor： 이승렬 ,  최덕균 ,  이진우 ,  김영배 ,  김창정

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/146

Abstract: The disclosed resistive memory device includes a first electrode layer, an adjustable resistant material layer on the first electrode layer; a barrier layer made of an oxide with a larger specific resistance than the adjustable resistant material layer on the adjustable resistant material layer; an amplifying layer made of an oxide semiconductor on the barrier layer; and a second electrode layer on the amplifying layer.

Abstract translation: 所公开的电阻式存储器件包括第一电极层，第一电极层上的可调电阻材料层; 由可调电阻材料层上具有比可调阻力材料层更大的电阻率的氧化物制成的阻挡层; 在阻挡层上由氧化物半导体制成的放大层; 和放大层上的第二电极层。

公开(公告)号：KR1020120012915A

公开(公告)日：2012-02-13

申请号：KR1020100075033

申请日：2010-08-03

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  조영제

IPC: G11C11/22 ,  H01L27/105

CPC classification number: G11C11/22

Abstract: PURPOSE: A ferroelectric random access memory and an operating method thereof are provided to implement high integration by reducing a cell area. CONSTITUTION: A first electrode(10) faces a second electrode(40). A ferroelectric film(20) is located between the first electrode and the second electrode. A semiconductor film(30) is located between the ferroelectric film and the second electrode.

Abstract translation: 目的：提供铁电随机存取存储器及其操作方法，以通过减小单元面积实现高集成度。 构成：第一电极（10）面向第二电极（40）。 铁电体膜（20）位于第一电极和第二电极之间。 半导体膜（30）位于铁电体膜和第二电极之间。

公开(公告)号：KR100963132B1

公开(公告)日：2010-06-15

申请号：KR1020080031134

申请日：2008-04-03

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  김영배

IPC: H01L27/105

Abstract: 멀티비트 강유전체 기억소자가 개시된다. 본 발명에 따른 멀티비트 강유전체 기억소자는 강유전체(ferroelectric material)로 이루어지며, 적어도 하나는 항전계(coercive field)가 다른 복수의 강유전체 박막을 구비한다. 본 발명에 따른 멀티비트 강유전체 기억소자의 바람직한 실시예는 하부전극과, 하부전극 상에 형성되며 강유전체로 이루어진 복수의 강유전체 박막이 순차적으로 적층되어 있는 강유전체 복합층과, 강유전체 복합층 상에 형성된 상부전극을 구비한다. 그리고 복수의 강유전체 박막 중 적어도 하나의 강유전체 박막은 다른 강유전체 박막과 항전계 및 두께 중 적어도 하나가 서로 다르다. 본 발명에 따르면, 강유전체의 항전계 또는 박막의 두께가 서로 다른 복수의 강유전체 박막이 이용됨으로써 간단한 구조를 가지면서 멀티비트가 구현 가능하게 되어 소자의 집적도를 용이하게 향상시킬 수 있다.
강유전체, 항전계, 잔류 분극, PZT, BFO

公开(公告)号：KR1020090105590A

公开(公告)日：2009-10-07

申请号：KR1020080031134

申请日：2008-04-03

Applicant: 한양대학교 산학협력단

Inventor： 최덕균 ,  김영배

IPC: H01L27/105

Abstract: PURPOSE: A multi-bit ferroelectric memory device is provided to improve integration of the device using a plurality of ferroelectric thin films with different thickness or coercive field. CONSTITUTION: A ferroelectric multiple layer(140) is formed on a bottom electrode(130). The ferroelectric multiple layer is formed by stacking a plurality of ferroelectric thin films(141,142,143) made of ferroelectric material successively. A top electrode(150) is formed on the ferroelectric multiple layer. At least one ferroelectric thin film has at least one of different thickness and coercive field.

Abstract translation: 目的：提供一种多位铁电存储器件，以改善使用具有不同厚度或矫顽磁场的多个铁电薄膜的器件的集成。 构成：在底部电极（130）上形成铁电多层（140）。 铁电多层通过依次堆叠由铁电材料制成的多个铁电薄膜（141,142,143）而形成。 在铁电多层上形成顶部电极（150）。 至少一个铁电薄膜具有不同厚度和矫顽场中的至少一个。