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    데이터 프로그램 시간을 단축시킨 불휘발성 메모리 장치 및그 구동방법
    11.
    发明公开
    데이터 프로그램 시간을 단축시킨 불휘발성 메모리 장치 및그 구동방법 失效
    可减少数据程序时间的非易失性存储器件及其驱动方法

    公开(公告)号：KR1020080074360A

    公开(公告)日：2008-08-13

    申请号：KR1020070013338

    申请日：2007-02-08

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  임흥수 ,  정재용 ,  윤치원

    IPC: G11C16/10

    CPC classification number: G11C11/5628

    Abstract: A non-volatile memory device capable of shortening data program time and a driving method thereof are provided to shorten program operation time, by changing simultaneous program bit number according to programmed data state. According to a non-volatile memory device performing program operation per each state for plural data states, a memory cell array(110) includes a multi level cell. A state judgment part(130) provides information for data state to be programmed among the plural data states. A data scanning part(140) latches data provided from the outside, and scans data to be programmed in the memory cell array through scanning operation. A control logic(170) controls to perform program operation per each data state according to the information provided from the state judgment part. The number of simultaneous program bit set in the data scanning part is changed according to data state to be programmed.

    Abstract translation: 提供能够缩短数据编程时间的非易失性存储器件及其驱动方法，通过根据编程数据状态改变同时的程序位数来缩短编程操作时间。 根据用于多个数据状态的每个状态执行程序操作的非易失性存储器件，存储单元阵列（110）包括多电平单元。 状态判断部（130）提供在多个数据状态中要编程的数据状态的信息。 数据扫描部分（140）锁存从外部提供的数据，并通过扫描操作扫描要存储在存储单元阵列中的数据。 控制逻辑（170）根据从状态判断部提供的信息，控制每个数据状态执行程序操作。 根据要编程的数据状态，改变数据扫描部分中设置的同时程序位数。

    멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치
    12.
    发明授权
    멀티 레벨 셀 플래시 메모리의 프로그램 방법 및 장치 有权
    用于编程多级电池闪存存储器件的方法和装置

    公开(公告)号：KR100669351B1

    公开(公告)日：2007-01-16

    申请号：KR1020050069566

    申请日：2005-07-29

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  정재용

    IPC: G11C16/04 ,  G11C16/10

    CPC classification number: G11C16/102 ,  G11C11/5628 ,  G11C2211/5621

    Abstract: A method and an apparatus for programming a multi-level cell flash memory device are provided to improve applicability of the multi-level cell flash memory device to various system requirements by selectively programming the multi-level cell flash memory device from either an MSB(Most Significant Bit) or an LSB(Least Significant Bit). An apparatus for programming a multi-level cell flash memory device includes a voltage generator(60), a sense amplifier(30), a write driver(20), and a program controller(50). The voltage generator generates voltages for programming the memory cell into target states in response to a state select signal, and supplies the voltages to the memory cells. The sense amplifier detects the states of the memory cells through a bit line of the memory cell in response to a sense activation signal. The write driver activates the bit line of the memory cell, so that the data are programmed according to the write activation signal. The program controller generates the sense activation signal for detecting a threshold voltage of the memory cell in response to a program address, and generates the state select signal based on the current state of the memory cell. One of lower and upper bits is programmed according to the program address.

    Abstract translation: 提供了一种用于编程多级单元快闪存储器件的方法和装置，以通过从MSB（Most）中有选择地编程多级单元闪速存储器件来提高多级单元闪存设备对各种系统要求的适用性 有效位）或LSB（最低有效位）。 一种用于编程多电平单元闪存器件的装置包括电压发生器（60），读出放大器（30），写入驱动器（20）和程序控制器（50）。 电压发生器响应于状态选择信号产生用于将存储器单元编程成目标状态的电压，并将电压提供给存储单元。 感测放大器响应于感测激活信号，通过存储器单元的位线检测存储器单元的状态。 写驱动器激活存储单元的位线，使得根据写入激活信号对数据进行编程。 程序控制器响应于程序地址产生用于检测存储单元的阈值电压的感测激活信号，并且基于存储器单元的当前状态产生状态选择信号。 低位和高位之一根据程序地址进行编程。

    메모리 시스템 및 에러 정정 방법
    15.
    发明授权
    메모리 시스템 및 에러 정정 방법 有权
    记忆系统和错误校正方法

    公开(公告)号：KR101678919B1

    公开(公告)日：2016-11-24

    申请号：KR1020110041679

    申请日：2011-05-02

    Applicant: 삼성전자주식회사

    Inventor： 김동 ,  안석원 ,  최명석 ,  공재필

    IPC: G06F11/10 ,  G06F11/07 ,  H03M13/29 ,  H03M13/37 ,  H03M13/09 ,  H03M13/15 ,  G11C29/42

    CPC classification number: H03M13/1105 ,  G06F11/0793 ,  G06F11/10 ,  G06F11/1012 ,  H03M13/09 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/1525 ,  H03M13/154 ,  H03M13/1545 ,  H03M13/19 ,  H03M13/2903 ,  H03M13/2927 ,  H03M13/3776 ,  H03M13/611

    Abstract: 여기서는에러정정방법을개시한다. 에러정정방법은, 사용자데이터를랜덤화시키는데이용된씨드값을갖는메타데이터의에러를검출하는단계; 상기메타데이터의에러가존재할때, 상기메타데이터의에러를정정하는단계; 상기씨드값의에러존재유무혹은에러정정결과에관련된씨드확인정보에근거로하여상기사용자데이터를입력받는단계; 상기사용자데이터의에러를검출하는단계; 및상기사용자데이터의에러가존재할때, 상기사용자데이터의에러를정정하는단계를포함한다. 본발명의실시예에따른메모리시스템및 에러정정방법은, 씨드값의에러여부혹은에러정정여부에따라사용자데이터를에러정정함으로써, 보다빠르게에러정정을수행할수 있다.

    Abstract translation: 公开了一种错误校正方法，其包括检测具有用于随机化用户数据的种子的元数据的错误; 当从元数据检测到错误时，修正元数据的错误; 基于与种子的错误存在或种子的错误校正结果相关联的种子确认信息接收用户数据; 检测用户数据的错误; 以及当从用户数据检测到错误时，校正用户数据的错误。

    메모리 컨트롤러 및 메모리 컨트롤러의 동작 방법
    16.
    发明公开
    메모리 컨트롤러 및 메모리 컨트롤러의 동작 방법 有权
    存储器控制器和存储器控制器的操作方法

    公开(公告)号：KR1020120125891A

    公开(公告)日：2012-11-19

    申请号：KR1020110043621

    申请日：2011-05-09

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  조용원 ,  송종욱

    IPC: G06F11/10 ,  H03M13/15 ,  H03M13/37 ,  H03M13/00 ,  G06F11/07

    CPC classification number: G06F11/076 ,  G06F11/1048 ,  H03M13/152 ,  H03M13/1545 ,  H03M13/1555 ,  H03M13/3715 ,  H03M13/6502

    Abstract: PURPOSE: A memory controller and a method for operating the same are provided to reduce the power consumption of an error correction decoder according to the number of measured errors. CONSTITUTION: An error correction encoder encodes a write data vector to a code vector(S110). A code vector is written in a memory device(S120). A read vector is read from the memory device(S130). An error correction decoder controls power consumption according to the number of the errors of the read vector and corrects the errors of the read vector(S140).

    Abstract translation: 目的：提供一种存储器控制器及其操作方法，以根据测量误差的数量来减少纠错解码器的功耗。 构成：纠错编码器将写数据向量编码为码矢量（S110）。 代码矢量写入存储器件（S120）。 从存储器件读取读取矢量（S130）。 纠错解码器根据读取向量的错误数量来控制功耗，并校正读取向量的错误（S140）。

    듀얼-신드롬 생성기를 포함하는 에러 정정 코드 블록, 이의 동작 방법, 및 상기 에러 정정 코드 블록을 포함하는 시스템
    17.
    发明公开
    듀얼-신드롬 생성기를 포함하는 에러 정정 코드 블록, 이의 동작 방법, 및 상기 에러 정정 코드 블록을 포함하는 시스템 审中-实审
    具有双综合症发生器的错误校正代码块，其方法，具有错误校正代码块的系统

    公开(公告)号：KR1020120078576A

    公开(公告)日：2012-07-10

    申请号：KR1020110104928

    申请日：2011-10-14

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  안석원

    IPC: H03M13/05

    CPC classification number: H03M13/1515 ,  G06F11/10 ,  H03M13/152 ,  H03M13/1545 ,  H03M13/159 ,  H03M13/6561

    Abstract: PURPOSE: An ECC(Error Correcting Code) block including a dual-syndrome generator, an operation method thereof, a system including the ECC block are provided to successively process a plurality of coding words without latency by using an ECC circuit. CONSTITUTION: A system(10) comprises memory(12), a memory interface(14), a FIFO(First-In First-Out)(16), a data buffer(18), an ECC(Error Correcting Code) block(20), and a correction DMA(Direct Memory Access)(22). The system includes a host interface(24) and a host(26). The ECC block includes a dual-syndrome generator. The ECC block generates syndrome values from a plurality of burst code words. The ECC block calculates error locator polynomials from the syndrome values. The ECC block calculates roots of the calculated error locator polynomials. The ECC block outputs a plurality of error locations from the calculated roots.

    Abstract translation: 目的：提供包括双奇偶校验发生器，其操作方法，包括ECC块的系统的ECC（纠错码）块，以通过使用ECC电路来连续处理多个编码字而无需等待时间。 构成：系统（10）包括存储器（12），存储器接口（14），FIFO（先进先出）（16），数据缓冲器（18），ECC（纠错码） 20）和校正DMA（直接存储器访问）（22）。 该系统包括主机接口（24）和主机（26）。 ECC块包括双综合征发生器。 ECC块从多个突发码字产生校正子值。 ECC块从综合征值计算误差定位多项式。 ECC块计算计算出的误差定位器多项式的根。 ECC块从计算的根输出多个错误位置。

    데이터 프로그램 시간을 단축시킨 불휘발성 메모리 장치 및그 구동방법
    18.
    发明授权
    데이터 프로그램 시간을 단축시킨 불휘발성 메모리 장치 및그 구동방법 失效
    非易失性存储器件能够减少数据程序时间和驱动方法

    公开(公告)号：KR100866957B1

    公开(公告)日：2008-11-05

    申请号：KR1020070013338

    申请日：2007-02-08

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  임흥수 ,  정재용 ,  윤치원

    IPC: G11C16/10

    CPC classification number: G11C11/5628

    Abstract: 프로그램 시간을 단축시킬 수 있는 불휘발성 메모리 장치 및 그 구동방법이 개시된다. 상기 불휘발성 메모리 장치는 멀티레벨 셀을 구비하며 복수의 데이터 상태들에 대하여 각 상태별로 프로그램 동작을 수행하고, 상기 구동방법은 상기 복수의 데이터 상태들 중 프로그램이 수행될 데이터 상태를 판별하는 단계와, 상기 상태 판별 결과에 따라 동시 프로그램 비트수를 설정하는 단계와, 외부로부터 입력된 데이터에 대하여 스캐닝 동작을 수행함으로써 프로그램이 수행될 데이터들을 검색하는 단계 및 상기 설정된 동시 프로그램 비트수에 따라, 상기 검색단계에서 검색된 데이터들에 대하여 프로그램 동작을 수행하는 단계를 구비한다. 특히 상기 복수의 데이터 상태들 중 적어도 하나의 데이터 상태에 대응하는 동시 프로그램 비트수는, 다른 데이터 상태에 대응하는 동시 프로그램 비트수와 서로 다른 값을 갖도록 설정된다.

    디코더, 이의 동작방법, 및 이를 포함하는 장치들
    20.
    发明授权
    디코더, 이의 동작방법, 및 이를 포함하는 장치들 有权
    操作其的解码器方法和具有该解码器的装置

    公开(公告)号：KR101678917B1

    公开(公告)日：2016-11-24

    申请号：KR1020100091068

    申请日：2010-09-16

    Applicant: 삼성전자주식회사

    Inventor： 공재필 ,  오화석 ,  김동

    IPC: H03M13/15 ,  G06F11/10 ,  H03M13/00

    CPC classification number: G06F11/1008 ,  G06F11/108 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/1545 ,  H03M13/6502

    Abstract: 디코더의동작방법이개시된다. 상기동작방법은입력코드워드들로부터신드롬값들을계산하는단계, 계산된상기신드롬값들을이용하여상기코드워드들에대한에러위치다항식을생성하는단계, 생성된상기에러위치다항식을이용하여상기코드워드들의에러개수를결정하는단계, 결정된상기에러개수에따라치엔서치블록에공급할클락신호의주파수를결정하는단계, 및결정된상기주파수를가지는클락신호를상기치엔서치블록에공급하는단계를포함한다.

    Abstract translation: 公开了解码器，解码方法及其实现方法。 在一个示例中，该方法包括从输入码字计算校正子值，使用校正子值生成关于码字的误差位置多项式，使用误差位置多项式确定码字中的误差计数，以及响应于 在码字中确定的错误计数。 在一个示例中，可以基于错误计数来确定要提供给搜索电路的时钟信号的频率，并且可以向诸如Chien搜索电路的搜索电路提供具有确定的频率的时钟信号。

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