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公开(公告)号：KR1020060084648A
公开(公告)日：2006-07-25
申请号：KR1020050005423
申请日：2005-01-20
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 반도체 메모리 장치가 제공된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 입력 신호의 주파수를 조절하는 주파수 조절 수단, 주파수 조절 수단에 의해 주파수 조절된 신호의 주파수를 입력 신호의 주파수로 복원하는 주파수 복원 수단 및 주파수 조절 수단에 의해 주파수 조절된 신호와 주파수 복원 수단에 의해 주파수 복원된 신호를 선택적으로 스위칭하는 스위칭 수단을 포함한다.
고주파 발생, 고주파 테스트, PLL, 주파수 분배기, 반도체 메모리 장치-
公开(公告)号：KR1020060032410A
公开(公告)日：2006-04-17
申请号：KR1020040081352
申请日：2004-10-12
Applicant: 삼성전자주식회사
Inventor： 김규현
CPC classification number: H03L7/081 , H03L7/0995 , H03L7/0812 , H02M3/07 , H03K3/0315 , H03L7/085
Abstract: Delay locked loops include a ring oscillator having serially connected inverters and a feedback path around the serially connected converters. The ring oscillator is configured to generate an output clock signal that is a delayed version of an input clock signal, in response to the input clock signal and to a control signal that is applied to the ring oscillator. A phase responsive circuit is configured to generate the control signal in response to a phase difference between the input clock signal and the output clock signal. Analogous methods of delaying a clock signal also are described.
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公开(公告)号：KR100568106B1
公开(公告)日：2006-04-05
申请号：KR1020030074677
申请日：2003-10-24
Applicant: 삼성전자주식회사
Inventor： 김규현
IPC: G11C11/407
CPC classification number: H03L7/0812
Abstract: 본 발명은 지연동기루프회로에 관한 것이다.
본 발명은 직렬로 연결된 다수 개의 지연셀들로 구성되고 지연동기루프의 출력단에 직렬로 연결되어, 입력되는 신호를 소정시간만큼 지연시키는 가변지연단과 지연동기루프의 출력신호와 상기 가변지연단의 지연셀들에 의해 지연된 신호들의 위상을 혼합하는 위상혼합기(Phase Interpolator)로 구성된 지터억제회로를 갖는 지연동기루프회로를 개시한다.
지연동기루프, 지터, 위상혼합기, 위상비교기, 가변지연단-
公开(公告)号：KR100564581B1
公开(公告)日：2006-03-28
申请号：KR1020030070991
申请日：2003-10-13
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 레벨 쉬프터 연결 여부 판단 방법이 개시된다. 본 발명의 실시예에 따른 레벨 쉬프터 연결 여부 판단 방법은 반도체 회로의 네트 리스트(net list) 정보를 수신하는 단계, 상기 네트 리스트 정보를 이용하여 레벨 쉬프터(level shifter) 연결 여부를 판단할 노드를 결정하는 단계 및 상기 결정된 노드에 대하여 레벨 쉬프터 연결 여부를 판단하는 단계를 구비한다. 상기 레벨 쉬프터(level shifter) 연결 여부를 판단할 노드는 신호를 출력하는 모스 트랜지스터의 드레인 또는 소스에 연결되고 상기 신호가 입력되는 모스 트랜지스터의 게이트에 연결된다. 레벨 쉬프터 연결 여부를 판단하는 단계는 신호를 출력하는 피모스 트랜지스터에 연결된 전압원의 전압 레벨이 상기 신호가 입력되는 피모스 트랜지스터에 연결된 전압원의 전압 레벨보다 낮거나 또는 신호를 출력하는 엔모스 트랜지스터에 연결된 전압원의 전압 레벨이 상기 신호가 입력되는 엔모스 트랜지스터에 연결된 전압원의 전압 레벨보다 높으면 상기 노드에 레벨 쉬프터가 누락된 것으로 판단한다. 본 발명에 따른 레벨 쉬프터 연결 여부 판단 방법은 반도체 회로의 네트 리스트 정보와 전원 전압 레벨 정보를 이용하여 레벨 쉬프터가 누락된 노드를 빼놓지 않고 찾을 수 있는 장점이 있다.
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公开(公告)号：KR1020060018383A
公开(公告)日：2006-03-02
申请号：KR1020040066735
申请日：2004-08-24
Applicant: 삼성전자주식회사
Abstract: 웨이브 가이드를 이용하여 티티엘(TTL; Transistor Transistor Logic) 레벨의 펄스 신호 또는 씨모스(CMOS; Complementary Metal Oxide Semiconductor) 레벨의 펄스 신호와 같은 펄스 신호를 전송하는 반도체 장치가 제공된다. 웨이브 가이드를 이용하여 펄스 신호를 전송하는 반도체 장치는 티티엘 레벨의 펄스 신호 또는 씨모스 레벨의 펄스 신호를 초고주파 신호로 변환하는 초고주파 신호 컨버터, 초고주파 신호 컨버터에 의해서 변환된 초고주파 신호를 전송하는 웨이브 가이드 및 웨이브 가이드에 의해서 전송된 초고주파 신호를 티티엘 레벨의 펄스 신호 또는 씨모스 레벨의 펄스 신호로 변환하는 펄스 신호 컨버터를 포함한다.
웨이브 가이드, 초고주파, 커플링(coupling)-
Patent Agency Ranking
公开(公告)号：KR100541548B1
公开(公告)日：2006-01-11
申请号：KR1020030062863
申请日：2003-09-08
Applicant: 삼성전자주식회사
IPC: H03K5/1252
CPC classification number: H04B15/02 , G06F1/08 , H03K5/133 , H03K5/156 , H03K2005/00071 , H04B2215/067
Abstract: 본 발명은 대역 확산 클럭 발생회로 및 방법을 공개한다. 이 회로는 고정 클럭신호를 입력하고 코드에 응답하여 고정 클럭신호의 지연 시간을 최소 지연 시간으로부터 최대 지연 시간으로 증가하고 최대 지연시간으로부터 최소 지연 시간으로 감소하는 것을 반복적으로 수행함에 의해서 대역 확산 클럭신호를 발생하는 지연회로, 고정 클럭신호를 분주하여 분주된 클럭신호를 발생하고, 분주된 클럭신호에 응답하여 어드레스 신호를 발생하는 제어회로, 및 어드레스 신호에 해당하는 코드를 저장하는 코드 저장부로 구성되어 있다. 본 발명의 대역 확산 클럭 발생회로는 대역 확산 클럭신호의 주기가 이상적인 주기 변화를 가지도록 미세하고 정확하게 조절하는 것이 가능하다.
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公开(公告)号：KR1020050097700A
公开(公告)日：2005-10-10
申请号：KR1020040022918
申请日：2004-04-02
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C11/4076 , G11C7/222 , G11C11/406 , H03K5/1565 , H03L7/0812
Abstract: 본 발명은 DDR SDRAM(Double Date Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치에서 데이터 전송에 필요한 내부클럭신호(Internal Clock)의 위상(Phase)을 외부 장치로부터 입력되는 기준클럭인 외부클럭신호(External Clock)에 정확히 동기시켜 고정하기 위한 지연고정루프(DLL: Delay Locked Loop)회로에 관한 것으로, 더 구체적으로는 내부클럭신호가 외부클럭신호에 동기되어 고정(Locked)된 이후 지연고정루프회로에 의한 전력 소모를 줄일 수 있는 저전력 레지스터 제어형 지연고정루프회로(Register Controlled DLL)에 관한 것이다.
본 발명의 지연고정루프회로는 외부의 장치로부터 입력되는 외부클럭신호를 지연시키는 지연부(Delay Unit)와 외부클럭신호와 지연부에 의해 지연된 클럭신호를 입력으로 하여 지연부에 의한 지연량을 제어하는 궤환부(Feedback Unit) 및 지연된 클럭신호가 외부클럭신호에 동기되어 고정되면 궤환부의 동작을 차단하고, 주기적으로 궤환부를 재구동하는 궤환 제어부로 구성된다.-
公开(公告)号：KR100510490B1
公开(公告)日：2005-08-26
申请号：KR1020020051630
申请日：2002-08-29
Applicant: 삼성전자주식회사
IPC: G11C8/00
CPC classification number: G11C7/1066 , G11C7/1045 , G11C7/22 , G11C7/222 , G11C11/4076
Abstract: 부분적으로 제어되는 지연 동기 루프를 구비하는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 지연 동기 루프 및 제어 신호 발생부를 구비하는 것을 특징으로 한다. 제어 신호 발생부는 반도체 메모리 장치의 동작 모드를 선택하는 제 1 내지 제 5 모드 선택 신호에 응답하여 상기 지연 동기 루프를 부분적으로 턴 온 또는 턴 오프 시키는 제 1 제어 신호 및 제 2 제어 신호를 발생한다. 상기 제 1 또는 제 2 제어 신호가 활성화되면 상기 지연 동기 루프 중 상기 제 1 또는 제 2 제어 신호가 인가되는 부분은 턴 오프 된다. 또한 상기 제 1 또는 제 2 제어 신호가 비활성화 되면 상기 지연 동기 루프 중 상기 제 1 또는 제 2 제어 신호가 인가되는 부분은 턴 온 된다. 상기 제 1 모드 선택 신호가 활성화되면 상기 제 2 제어 신호만이 활성화된다. 상기 제 2 모드 선택 신호가 활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 모두 비활성화 된다. 상기 제 3 내지 제 5 모드 선택 신호들 중 하나라도 활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호가 모두 활성화된다.
본 발명에 따른 반도체 메모리 장치는 내부에 구비되는 지연 동기 루프를 부분적으로 턴 온 또는 턴 오프 시킴으로써 소비 전류를 절약할 수 있는 장점이 있다.-
公开(公告)号：KR100498456B1
公开(公告)日：2005-07-01
申请号：KR1020020069420
申请日：2002-11-09
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/785
Abstract: 반도체 메모리 장치의 포스트 리페어 회로 및 방법이 개시된다. 본 발명은 두 가지 종류의 리던던시 프로그래밍을 채용하는 리던던트 메모리 라인 제어 회로를 사용하여, 메모리 어레이 내의 결함 셀들을 리던던트 셀들로 대체함으로써 결함 셀들을 리페어하는 능력을 향상시킨다. 대부분의 또는 모든 리던던트 메모리 라인은 웨이퍼 상태에서 레이저 퓨즈의 절단을 통해 프로그램될 수 있다. 그러나, 적어도 하나의 메모리 라인은 반도체 장치의 패키징 후에 전기적 퓨즈를 절단하는 명령을 이용하여 프로그램될 수 있다(포스트 리페어). 바람직하기로는, 포스트 리페어용으로 할당되는 리던던트 메모리 라인은 레이저 퓨즈를 이용하여 프로그램될 수 있는 동일한 리던던트 메모리 라인들 중에서 선택된다. 이는 모든 리던던트 메모리 라인을 레이저 리페어용으로 사용할 수 있도록 할 뿐만 아니라, 필요하다면, 그 리던던트 메모리 라인이 불량이 아닌 것으로 결정된 후 포스트 리페어용으로 사용될 수도 있도록 한다. 이로 인하여, 반도체 장치의 리페어 가능성이 향상되며, 또한, 리던던트 메모리 라인을 레이저 리페어용 또는 포스트 리페어용으로 미리 지정함으로 인해 생길 수 있는 불필요한 리던던시의 낭비를 방지할 수 있다.
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公开(公告)号：KR1020050058918A
公开(公告)日：2005-06-17
申请号：KR1020030090943
申请日：2003-12-13
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: H03L7/0814 , G11C7/222 , H03L7/085
Abstract: 위상 보간 스텝의 크기를 선택적으로 변경시키는 DLL이 개시된다. 본 발명에 의한 DLL은 위상 검출기, 제어부, 제1 카운터, 제1 락킹부, 제2 락킹부, 및 보상 지연회로를 구비하는 것을 특징으로 한다. 위상 검출기는 외부 클럭 신호와 기준 클럭 신호의 위상차를 검출하고, 그 검출 신호를 출력한다. 제어부는 검출신호에 응답하여 제1 및 제2 선택 신호들을 출력하고, 검출신호로부터 코스 락킹 동작의 종료 시점을 판단하고, 그 판단 결과에 따라 코스 락킹 종료 신호와 업 다운 신호들을 출력한다. 제1 카운터는 외부 클럭 신호의 사이클 수를 카운팅하고, 그 카운팅 결과에 따라 클럭 정보 신호를 출력한다. 제1 락킹부는 외부 클럭 신호를 제1 설정 시간 단위로 연속적으로 지연시키고, 제1 및 제2 선택 신호들에 응답하여 기수 클럭 신호와 우수 클럭 신호를 출력함으로써 코스 락킹 동작을 수행한다. 제2 락킹부는 기수 클럭 신호와 우수 클럭 신호를 수신하고, 코스 락킹 종료 신호와 업 다운 신호들에 응답하여 제1 화인 락킹 동작을 수행하고, 클럭 정보 신호와 업 다운 신호들에 응답하여 제2 화인 락킹 동작을 수행하여 내부 클럭 신호를 출력한다. 보상 지연회로는 내부 클럭 신호를 제2 설정 시간 동안 지연시켜 기준 클럭 신호를 출력한다. 본 발명에 따른 DLL은 내부 클럭 신호의 지터 성분을 감소시키고 고속으로 락킹 동작을 수행할 수 있는 장점이 있다.
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