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公开(公告)号：KR1020060023676A
公开(公告)日：2006-03-15
申请号：KR1020040072470
申请日：2004-09-10
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: H03K19/018521 , H03K19/00361
Abstract: 누설 전류 감소를 위한 레벨 쉬프팅 회로 및 방법이 개시된다. 상기 레벨 쉬프팅 회로는 출력단과 소스 사이에 직렬 연결된 MOSFET들을 포함하고, VCC 로직 레벨 및 VSS1 로직 레벨을 가지는 입력 신호를 수신하며, 상기 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 VCC 로직 레벨 및 VSS2 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호로서 생성하는 로직 회로 및 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하는 피드백 회로를 구비한다.
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公开(公告)号：KR1020080049874A
公开(公告)日：2008-06-05
申请号：KR1020060120325
申请日：2006-12-01
Applicant: 삼성전자주식회사
IPC: H03L7/08
CPC classification number: G11C11/4076 , G11C7/222 , G11C8/18 , H03L7/1075
Abstract: A source synchronous clocking method using an adaptive PLL(Phase Locked Loop) is provided to optimize a transmission characteristic by minimizing a channel jitter. A source synchronous clocking system(200) includes an adaptive transmitter PLL(3), a receiver PLL(8), a clock source portion(1), a receiver(12), and a mixer(10). The clock source portion generates a clock signal at 1 GHz and transmits the clock signal through a transmission path(6). An output of the receiver PLL is fed back to the adaptive transmitter PLL. Data is transmitted at 4 Gbps through a transmission path(4) which is connected to an output terminal of the adaptive transmitter PLL. The output from the receiver PLL and the data are provided to the mixer. The output from the receiver PLL is fed back to the adaptive transmitter PLL, so that the bandwidths of the two PLLs are equalized.
Abstract translation: 提供使用自适应PLL（锁相环）的源同步时钟方法，以通过最小化信道抖动来优化传输特性。 源同步计时系统（200）包括自适应发射机PLL（3），接收机PLL（8），时钟源部分（1），接收机（12）和混频器（10）。 时钟源部分产生1GHz的时钟信号，并通过传输路径（6）发送时钟信号。 接收机PLL的输出反馈给自适应发射机PLL。 数据通过连接到自适应发射机PLL的输出端的传输路径（4）以4Gbps传输。 来自接收机PLL的输出和数据被提供给混频器。 来自接收机PLL的输出被反馈给自适应发射机PLL，使得两个PLL的带宽相等。
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公开(公告)号：KR1020060084648A
公开(公告)日：2006-07-25
申请号：KR1020050005423
申请日：2005-01-20
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 반도체 메모리 장치가 제공된다. 본 발명의 일실시예에 따른 반도체 메모리 장치는, 입력 신호의 주파수를 조절하는 주파수 조절 수단, 주파수 조절 수단에 의해 주파수 조절된 신호의 주파수를 입력 신호의 주파수로 복원하는 주파수 복원 수단 및 주파수 조절 수단에 의해 주파수 조절된 신호와 주파수 복원 수단에 의해 주파수 복원된 신호를 선택적으로 스위칭하는 스위칭 수단을 포함한다.
고주파 발생, 고주파 테스트, PLL, 주파수 분배기, 반도체 메모리 장치-
公开(公告)号：KR1020050040075A
公开(公告)日：2005-05-03
申请号：KR1020030075232
申请日：2003-10-27
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: H03L7/0814
Abstract: DLL 코아 뿐만 아니라 정상패쓰와 복제패쓰에서도 전원잡음이 발생되지 않도록 전원이 효율적으로 배치되는 반도체장치가 개시된다. 상기 반도체장치는, 지연동기 루프 회로, 상기 지연동기 루프 회로의 출력신호를 데이터 입출력핀으로 전달하는 정상패쓰(Normal path), 및 상기 정상패쓰를 복제한 블록으로서 상기 지연동기 루프 회로의 출력신호를 상기 지연동기 루프 회로의 입력단으로 피드백시키는 복제패쓰(Replica path)를 구비하고, 상기 지연동기 루프 회로에 사용되는 전원이 상기 복제패쓰에 공유되어 사용되는 것을 특징으로 한다. 상기 정상패쓰에 사용되는 전원은 상기 지연동기 루프 회로와 상기 복제패쓰에 사용되는 전원과 다른 전원이다.
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公开(公告)号：KR1020110100466A
公开(公告)日：2011-09-14
申请号：KR1020100019484
申请日：2010-03-04
Applicant: 삼성전자주식회사
CPC classification number: G06F1/32
Abstract: 휘발성 메모리 장치를 구비하는 시스템의 파워다운 방법을 공개한다. 본 발명의 휘발성 메모리 장치를 구비하는 시스템은 파워다운 모드 시에 복수개의 휘발성 메모리 장치 중 일부 휘발성 메모리 장치 또는 휘방성 메모리 장치의 일부 메모리 영역을 셀프 리플레시 모드로 동작하도록 하여 재부팅 속도를 빠르게 할 뿐만 아니라 전력 소모를 줄일 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020110100465A
公开(公告)日：2011-09-14
申请号：KR1020100019483
申请日：2010-03-04
Applicant: 삼성전자주식회사
CPC classification number: G06F11/00
Abstract: 시스템 멈춤을 방지할 수 있는 메모리 시스템을 공개한다. 본 발명명의 메모리 시스템은 에러 카운터를 구비하는 에러 검출 회로를 구비하고, 에러 카운터에서 판단되는 비트 에러율이 기준 비트 에러율에 도달하면, 메모리 시스템의 동작 속도, 동작 전압을 조절하여 메모리 시스템의 온도를 낮추거나, 데이터 트레이닝 및 임피던스 매칭 동작을 다시 수행하도록 하여 비트 에러율을 낮춘다. 또한 데이터 스윙폭을 조절하여 비트 에러율을 낮춘다. 따라서 시스템 멈춤을 방지한다.
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公开(公告)号：KR1020080095676A
公开(公告)日：2008-10-29
申请号：KR1020070040483
申请日：2007-04-25
Applicant: 삼성전자주식회사
Inventor： 조범식
CPC classification number: G11C29/08 , G11C2207/105 , G11C2207/2227
Abstract: A clock and data recovery method is provided to solve a power consumption problem when applying a CDR test to all pins by applying a CDR test to only a specific pin. A clock and data recovery method is comprised of steps: determining one of data pins at the semiconductor memory device as a specific pin(220); testing a CDR test to the specific pin(230); removing a skew of the other pine excepting the specific pin by using phase difference which is determined at the CDR test(240).
Abstract translation: 提供了一种时钟和数据恢复方法，通过将CDR测试应用于特定的引脚，来解决对所有引脚进行CDR测试时的功耗问题。 时钟和数据恢复方法包括以下步骤：将半导体存储器件的数据引脚之一确定为特定引脚（220）; 测试特定引脚（230）的CDR测试; 通过使用在CDR测试（240）中确定的相位差来消除除特定引脚之外的另一松的偏斜。
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公开(公告)号：KR1020070075998A
公开(公告)日：2007-07-24
申请号：KR1020060004875
申请日：2006-01-17
Applicant: 삼성전자주식회사
Inventor： 조범식
IPC: H01L27/04
CPC classification number: H03M1/1014 , G11C2207/2254 , H03K19/0005 , H03M1/1028
Abstract: A calibration circuit of a semiconductor device is provided to improve the calibration speed and precision of an input/output circuit of a semiconductor device by dualizing a calibration step. A connection pad is connected between a first calibration target device(111) and an outer resistor(105). A reference voltage is generated by a reference voltage generating part(131). A first comparator(141) compares the voltage generated in the connection pad with the reference voltage to output their voltage difference, connected to the connection pad and the reference voltage generating part. A first calibration window detecting part receives the output signal of the first comparator and compares the output signal of the first comparator with the predetermined first calibration window. A first calibration control part determines the calibration size of the first calibration target device according to the output signal of the first calibration window detecting part and calibrates the first calibration target device, connected to the first calibration target device and the first calibration window detecting part. The first calibration target device can be a pull-up part including a plurality of PMOS transistors for pulling up the voltage generated in the connection pad.
Abstract translation: 提供半导体器件的校准电路，通过二次化校准步骤来提高半导体器件的输入/输出电路的校准速度和精度。 连接焊盘连接在第一校准目标器件（111）和外部电阻器（105）之间。 参考电压产生部分（131）产生参考电压。 第一比较器（141）将连接焊盘中产生的电压与参考电压进行比较，以输出连接到连接焊盘和参考电压产生部分的电压差。 第一校准窗口检测部分接收第一比较器的输出信号，并将第一比较器的输出信号与预定的第一校准窗口进行比较。 第一校准控制部分根据第一校准窗口检测部分的输出信号确定第一校准目标器件的校准尺寸，并校准连接到第一校准目标器件和第一校准窗口检测部分的第一校准目标器件。 第一校准目标器件可以是上拉部分，其包括用于提升连接焊盘中产生的电压的多个PMOS晶体管。
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公开(公告)号：KR1020110100467A
公开(公告)日：2011-09-14
申请号：KR1020100019485
申请日：2010-03-04
Applicant: 삼성전자주식회사
CPC classification number: G06F15/18
Abstract: 메모리 장치를 구비하는 시스템의 데이터 트레이닝 최적화 방법을 공개한다. 메모리 장치를 구비하는 시스템의 데이터 트레이닝 최적화 방법은 메모리 장치의 복수개의 뱅크를 서로 다른 조합으로 활성화하고, 각각의 조합에 대해 데이터 트레이닝을 수행하여 각 조합에 대한 노이즈 프로파일을 생성한다. 그리고 생성된 노이즈 프로파일을 분석하여 데이터 트레이닝을 최적화하기 위한 뱅크 활성화 상태를 선택하여, 이후 데이터 트레이닝 수행 시에 선택된 뱅크 활성화 상태에서 데이터 트레이닝을 수행함으로서 메모리 장치의 데이터 트레이닝이 최적화되도록 할 수 있다. 또한 데이터 트레이닝을 위한 데이터를 적어도 하나의 뱅크에 저장하고 데이터 트레이닝을 수행하여 데이터 트레이닝의 정확도를 더욱 높일 수 있다. 따라서 메모리 장치를 구비하는 시스템의 동작 속도를 높일 수 있으며, 신뢰도를 높일 수 있다.
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公开(公告)号：KR100915387B1
公开(公告)日：2009-09-03
申请号：KR1020060056563
申请日：2006-06-22
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , H03K19/0966 , H04L7/0008 , H04L7/033 , H04L7/10
Abstract: 병렬 인터페이스의 데이터 신호와 클럭 신호 간의 스큐를 보상하는 방법 및 시스템이 개시된다. 상기 스큐를 보상하는 방법은 상기 병렬 인터페이스의 초기 모드에서는 송신측 반도체 장치와 수신측 반도체 장치 간에 훈련데이터를 송수신한 결과에 기초하여 병렬데이터 각각의 송신측 송신 샘플링 클럭의 위상을 개별적으로 제어하고, 동작 모드에서는 상기 수신측 반도체 장치로 수신되는 병렬데이터 중에서 어느 하나의 비트 데이터와 클럭 간의 위상 스큐 정보를 검출하고, 상기 검출된 위상 스큐 정보에 기초하여 상기 송신측 송신 샘플링 클럭의 위상을 일괄적으로 제어한다. 상기 스큐를 보상하는 시스템은 송신측에 훈련데이터를 이용하는 퍼 핀 디스큐 블록을 구비하고, 수신측에 상기 위상 스큐 정보를 검출하기 위한 위상 검출 블록을 구비한다.
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