公开(公告)号：KR1020070030647A

公开(公告)日：2007-03-16

申请号：KR1020060001691

申请日：2006-01-06

Applicant: 삼성전자주식회사

Inventor： 최경인 ,  한성호 ,  이상우 ,  김대용

IPC: H01L21/28

CPC classification number: H01L2924/0002 ,  H01L2924/00

Abstract: 반도체 소자의 금속 배선 형성 방법이 제공된다. 반도체 소자의 금속 배선 형성 방법은 기판 상에 리세스 영역을 구비한 절연막 패턴을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 제1 장벽 금속막을 형성하고, 리세스 영역의 상면, 측벽 및 밑면에 형성되되, 절연막 패턴의 상면 위에서보다 리세스 영역의 내벽에서 더 작은 질소 함량을 갖는 TiN막으로 이루어진 제2 장벽 금속막을 형성하고, 리세스 영역의 일부를 채우도록 다마신 배선을 형성하고, 다마신 배선이 채워지지 않은 리세스 영역에 식각 정지막 패턴을 형성하는 것을 포함한다.
금속 배선, 다마신 배선, 식각 정지막

公开(公告)号：KR100631917B1

公开(公告)日：2006-10-04

申请号：KR1020000045814

申请日：2000-08-08

Applicant: 삼성전자주식회사

Inventor： 곽충근 ,  남효윤 ,  김대용 ,  신문철

IPC: H01L21/3213

Abstract: 본 발명은 반도체 장치의 레이아웃에 관한 것으로, 특히 패드 주변회로의 레이아웃 면적을 감소할 수 있는 패드 주변회로의 레이아웃 구조에 관한 것이다. 본 발명에 따른 반도체 장치의 레이아웃 구조는: 상부에 외부와 연결되는 패드의 금속 배선이 배치되고, 상기 패드의 금속 배선 하단부에 활성영역 상단에 게이트가 배치된 모스 트랜지스터가 상기 패드의 금속 배선과 콘택된 구조로 형성된 주변회로가 배치됨을 특징으로 한다.

반도체, 패드, 주변회로, 레이아웃, 구조

公开(公告)号：KR100258345B1

公开(公告)日：2000-06-01

申请号：KR1019970052731

申请日：1997-10-15

Applicant: 삼성전자주식회사

Inventor： 김두응 ,  곽충근 ,  김대용 ,  서영호

IPC: H01L27/10

CPC classification number: G11C5/063

Abstract: PURPOSE: A semiconductor memory unit with improved power line alignment is provided to improve reliability of the unit by reducing chip area and supplying sufficient power to the chip. CONSTITUTION: Memory cell array region consisting of memory cell array blocks(303A,303B,303C,303D) is extended to a first direction of a chip. Bit lines(BL0,BL1,BLn-1,BLn) parallel along the row are aligned as a first metal layer with an insulation layer interposing on top of each block of the extended memory cell array blocks(303A,303B,303C,303D). Excluding top of bit lines(BL0 and BL1 for 303A) with memory cell array extended among the bit lines(BL0,BL1,BLn-1,BLn), a second metal layer is interposed on top of the first metal layer as another insulation layer.

Abstract translation: 目的：提供具有改进的电源线对准的半导体存储器单元，以通过减少芯片面积并向芯片提供足够的功率来提高单元的可靠性。 构成：由存储单元阵列块（303A，303B，303C，303D）组成的存储单元阵列区域延伸到芯片的第一方向。 沿着行平行的位线（BL0，BL1，BLn-1，BLn）被排列为第一金属层，其中绝缘层插在扩展存储单元阵列块（303A，303B，303C，303D）的每个块的顶部上， 。 除了在位线（BL0，BL1，BLn-1，BLn）之间延伸的存储单元阵列的位线（BL0和BL1，用于303A）之外，第二金属层插入在第一金属层的顶部上作为另一绝缘层 。

公开(公告)号：KR1020000000886A

公开(公告)日：2000-01-15

申请号：KR1019980020805

申请日：1998-06-05

Applicant: 삼성전자주식회사

Inventor： 김대용 ,  김한수

IPC: H01L21/28

Abstract: PURPOSE: An interconnection structure of semiconductor memory using damascene process is provided to decrease a metal wire resistance by using jump interconnection technique. CONSTITUTION: The interconnection structure comprises a plurality of first metal wires(25,26,27) formed spaced apart from each other on a semiconductor substrate having transistors; and a plurality of Mo layers(30,31) formed on the first metal wires, in parallel with the first metal wires(25,26,27) and in parallel to the first metal wires. The first metal wires(25,26,27) are made of aluminum, silicon or tungsten silicide.

Abstract translation: 目的：提供使用镶嵌工艺的半导体存储器的互连结构，通过使用跳变互连技术降低金属线电阻。 构成：互连结构包括在具有晶体管的半导体衬底上彼此间隔开形成的多个第一金属线（25,26,27） 以及与第一金属线（25,26,27）平行并与第一金属线平行地形成在第一金属线上的多个Mo层（30,31）。 第一金属线（25,26,27）由铝，硅或硅化钨制成。

公开(公告)号：KR1019990048756A

公开(公告)日：1999-07-05

申请号：KR1019970067528

申请日：1997-12-10

Applicant: 삼성전자주식회사

Inventor： 김대용 ,  최병길

IPC: H01L27/11

Abstract: 본 발명의 스태틱 랜덤 액세스 메모리 장치는 적어도 한 쌍의 비트 라인들과; 적어도 하나의 워드 라인과; 상기 워드 라인에 접속된 2 개의 스위치 트랜지스터들, 2 개의 래치된 풀다운 트랜지스터들 및 2 개의 로드 소자들로 이루어진 적어도 하나의 메모리 셀과; 비트 라인 방향으로 신장하며, 상기 풀다운 트랜지스터의 소오스들이 연결된 제 1 전원 라인 및; 상기 제 1 전원 라인과 동일한 방향으로 신장하며, 상기 스위치 트랜지스터들 및 상기 풀다운 트랜지스터들의 벌크가 연결된 제 2 전원 라인을 포함한다.

公开(公告)号：KR1019980041939A

公开(公告)日：1998-08-17

申请号：KR1019970052731

申请日：1997-10-15

Applicant: 삼성전자주식회사

Inventor： 김두응 ,  곽충근 ,  김대용 ,  서영호

IPC: H01L27/10

Abstract: 파워라인의 배치구조를 개선하여 칩의 면적을 감소시킬 수 있는 반도체 메모리 장치의 배치구조가 개시된다. 확장된 메모리 셀 어레이영역의 일부에 배치되는 워드라인의 형성구조에 의해 상기 파워라인은 주변영역에 위치될 필요없이 칩의 메모리 셀 어레이 영역의 상부에서 제2메탈층으로서 배치된다.

公开(公告)号：KR1019960036026A

公开(公告)日：1996-10-28

申请号：KR1019950007514

申请日：1995-03-31

Applicant: 삼성전자주식회사

Inventor： 양향자 ,  김대용

IPC: H01L27/04

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 소자의 셀어레이의 배열방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
메모리 셀 구제를 위한 용장성 셀을 구성하는 방법이다.
3. 발명의 해결방법의 요지
입력과 출력 단자로 된 각각 라인의 33 칼럼으로 이루어지게 하며, 상기 33 칼럼중 한 개의 칼럼은 메모리 셀 구제를 위한 용장성 셀로 이루어지도록 하는 것을 요지로 한다.
4. 발명의 중요한 용도
고집적화와 고속동작이 요구되는 반도체 메모리 소자에 적합하다.

公开(公告)号：KR1020170089742A

公开(公告)日：2017-08-04

申请号：KR1020160092726

申请日：2016-07-21

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 조규형 ,  이용진 ,  김대용 ,  김상호

IPC: G05F1/46 ,  G05F3/26

Abstract: 본발명의실시예에따른 LDO 레귤레이터는코스루프블록, 파인루프블록, 그리고디지털컨트롤블록을포함한다. 코스루프블록은출력단자로부터입력전압을제공받고코스코드를생성하는, 상기코스코드에따라상기출력단자로제공하는코스전류를조절한다. 파인루프블록은상기출력단자로부터입력전압을제공받고파인코드를생성하고, 상기파인코드에따라상기출력단자로제공하는파인전류를조절한다. 디지털컨트롤블록은상기코스루프블록으로부터상기코스코드를제공받고, 상기파인루프블록을제어하기위한제어신호를생성한다. 본발명의실시예에따른 LDO 레귤레이터는코스루프회로를이용하여큰 전압범위로출력전압(Vout)을조절하고파인루프회로를이용하여섬세하게출력전압(Vout)를조절할수 있다. 본발명의실시예에따른 LDO 레귤레이터에의하면, 빠르고정확하게출력전압(Vout)을조절할수 있다.

Abstract translation: 根据本发明实施例的LDO调节器包括粗略块，精细循环块和数字控制块。 路线循环模块根据路线编码调整提供给输出级的路线电流，路线编码从输出终端提供输入电压并生成路线编码。 细环块接收来自输出端的输入电压，产生一个精细码，并根据精细码调整提供给输出端的精细电流。 数字控制模块接收来自余弦回路模块的进程代码并生成用于控制精细模块的控制信号。 根据本发明实施例的LDO调节器可以在较大的电压范围内调节输出电压Vout，并通过使用粗环路电路使用精细环路电路来微调输出电压Vout。 根据本发明实施例的LDO调节器，可以快速准确地调节输出电压Vout。

公开(公告)号：KR1020100047613A

公开(公告)日：2010-05-10

申请号：KR1020080106589

申请日：2008-10-29

Applicant: 삼성전자주식회사

Inventor： 김보근 ,  김대용 ,  박준용

IPC: G11C16/00 ,  G11C29/00

CPC classification number: G11C29/12 ,  G11C16/04 ,  G11C2029/1208 ,  G11C16/10 ,  G11C16/24 ,  G11C16/26 ,  G11C29/022

Abstract: PURPOSE: A flash memory device and a testing method thereof are provided to reduce the time that it takes for testing without an additional design or a process change by transferring a test result signal to a test apparatus after testing each page. CONSTITUTION: An output node(NO) outputs a test result signal according to a pass or fail result of a column. A pre charge transistor is located between a corresponding bit line and an output node among the bit lines of the memory cell array. The pre charge transistor charges the bit line in advance with a voltage corresponding to the voltage level of the output node in the test mode in response to a pre charge control signal. A sensing node(SO) receives a voltage level corresponding to a bit value of the test data which is read from the bit line.

Abstract translation: 目的：提供闪速存储器件及其测试方法，以便在测试每个页面之后，通过将测试结果信号传送到测试设备来减少测试所需的时间，而不需要额外的设计或过程改变。 构成：输出节点（NO）根据列的通过或失败结果输出测试结果信号。 预充电晶体管位于存储单元阵列的位线之间的相应位线和输出节点之间。 预充电晶体管响应于预充电控制信号，以与测试模式中的输出节点的电压电平对应的电压预先对位线进行充电。 感测节点（SO）接收对应于从位线读取的测试数据的位值的电压电平。

公开(公告)号：KR1020090095270A

公开(公告)日：2009-09-09

申请号：KR1020080020510

申请日：2008-03-05

Applicant: 삼성전자주식회사

Inventor： 박명범 ,  이기학 ,  김현수 ,  이은옥 ,  조규철 ,  최정식 ,  김병희 ,  김대용

IPC: H01L21/28 ,  H01L21/24

CPC classification number: H01L21/28556 ,  C23C16/18 ,  H01L21/28562 ,  H01L21/76843

Abstract: A metal wiring forming method of a semiconductor device and a formation method thereof using the same having the uniform thickness in which the conductive pattern and department reaction does not occur are provided to form ohmic contact layer of uniform thickness by using metal organic precursor. An organic metal precursor is provided on a substrate(120) including a conductive pattern including a silicon. The metallization process using the metal organic precursor is performed, a metal layer(128) is formed at the conductive region at the top of the substrate except for the premetal silicide film(127) and conductive pattern. The premetal silicide film on the conductive pattern is formed with the metal silicide layer. The metal organic precursor is the ethyl-cyclo penta enyl-cobalt-carbonyl(EtCpCo(CO)2), and the ethyl-cyclo, penta enyl-titanium - carbonyl or the ethyl - cyclo penta enyl- nickel-carbonyl.

Abstract translation: 通过使用金属有机前体，设置半导体器件的金属布线形成方法及其形成均匀厚度均匀厚度的形成方法，其中导电图案和部分反应不发生。 在包括硅的导电图案的基板（120）上设置有机金属前体。 执行使用金属有机前体的金属化工艺，除了前金属硅化物膜（127）和导电图案之外，在基板顶部的导电区域处形成金属层（128）。 导电图案上的前金属硅化物膜由金属硅化物层形成。 金属有机前体是乙基 - 环戊烯基 - 钴 - 羰基（EtCpCo（CO）2）和乙基 - 环戊基 - 戊基 - 钛 - 羰基或乙基 - 环戊烯基 - 镍 - 羰基。