公开(公告)号：KR1020040009383A

公开(公告)日：2004-01-31

申请号：KR1020020043313

申请日：2002-07-23

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  진범준 ,  이명범

IPC: H01L27/108

Abstract: PURPOSE: A semiconductor memory device including a stack-type capacitor and a trench-type capacitor is provided to increase the height of a whole capacitor even if a trench with a low aspect ratio is formed in a process for a trench for forming the trench-type capacitor. CONSTITUTION: A silicon-on-insulator(SOI) substrate(100) is prepared. The trench-type capacitor is formed in the trench of the SOI substrate, including the first dielectric layer(152) and the first storage node(154). The stack-type capacitor(200) is formed on the SOI substrate, including the second storage node(202), the second dielectric layer(204) and an upper plate electrode(206).

Abstract translation: 目的：提供一种包括堆叠型电容器和沟槽型电容器的半导体存储器件，以增加整个电容器的高度，即使在用于形成沟槽型电容器的沟槽的工艺中形成具有低纵横比的沟槽， 型电容器。 构成：制备绝缘体上硅（SOI）衬底（100）。 沟槽型电容器形成在SOI衬底的沟槽中，包括第一介电层（152）和第一存储节点（154）。 堆叠型电容器（200）形成在包括第二存储节点（202），第二电介质层（204）和上板电极（206）的SOI衬底上。

公开(公告)号：KR1020020051816A

公开(公告)日：2002-06-29

申请号：KR1020010035764

申请日：2001-06-22

Applicant: 삼성전자주식회사

Inventor： 유재철 ,  박광면 ,  정무진 ,  전병구 ,  김영필 ,  왕선종

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05095 ,  H01L2224/05096 ,  H01L2224/05554 ,  H01L2224/48 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48463 ,  H01L2924/01004 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0105 ,  H01L2924/01074 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2224/05556 ,  H01L2924/00012

Abstract: PURPOSE: An integrated circuit bonding pad is provided to supply an enough current into the bonding pad by securing a contact surface over a defined size and to prevent a crack in an insulating body due to a physical stress by forming an island-type insulating structure. CONSTITUTION: An integrated circuit bonding pad comprises a first insulating layer(2710), a lower interconnection(2740) formed on the first insulating layer(2710), a second insulating pattern(2745) having via holes formed on the lower interconnection(2740), conductive plugs(2750) filled into the via holes, a second interconnection(2760) formed on the second insulating pattern(2745) and the conductive plugs(2750), a metal bumper layer(2900) formed on the second interconnection(2760), built-in island-type insulating bodies(2905), and an upper bonding pad(2705), thereby restraining a crack due to a physical stress.

Abstract translation: 目的：提供一种集成电路焊盘，用于通过将接触表面固定在规定的尺寸上来向接合焊盘提供足够的电流，并且通过形成岛型绝缘结构，防止由于物理应力引起的绝缘体的裂纹。 构成：集成电路焊盘包括形成在第一绝缘层（2710）上的第一绝缘层（2710），下互连（2740），具有形成在下互连（2740）上的通孔的第二绝缘图案（2745） ，填充到通孔中的导电插塞（2750），形成在第二绝缘图案（2745）和导电插塞（2750）上的第二互连（2760），形成在第二互连（2760）上的金属保险杠层（2900） ，内置岛式绝缘体（2905）和上焊盘（2705），由此抑制由于物理应力引起的裂纹。

公开(公告)号：KR100207538B1

公开(公告)日：1999-07-15

申请号：KR1019960066952

申请日：1996-12-17

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  강면구

IPC: H01L21/768

Abstract: 반도체 장치의 배선을 형성하는 방법에 관하여 개시한다. 이는 소자 분리 영역을 형성하여 제1 활성 영역과 제2 활성 영역으로 구분된 활성 영역 각각의 기판에 형성된 게이트 산화막과 게이트 전극을 마스크로 이용하여 활성 영역 각각의 기판에 제1 불순물을 동시에 이온 주입하는 단계, 게이트 전극의 측벽에 스페이서를 형성한 후, 제2 활성 영역 기판을 노출시키며 제1 활성 영역의 노출된 기판을 감싸도록 형성된 감광막 패턴과 제2 활성 영역 상의 스페이서가 형성된 게이트 전극을 마스크로 이용하여 제2 활성 영역 기판에 제2 불순물을 이온 주입하는 단계, 감광막 패턴을 제거하고, 제1 활성 영역 기판의 소정부에 접촉된 커패시터를 감싸도록 도포된 후막의 층간 절연층을 패터닝하여 제1 및 제2 활성 영역 기판의 소정부를 노출시키는 층간 절연층 패턴을 형성하는 단계, 층간 절연층 패턴 상에 제1 활성 영 역의 층간 절연층 패턴을 노출시키며 제2 활성 영역의 층간 절연층 패턴을 감싸도록 형성된 감광막 패턴 및 제1 활성 영역의 노출된 층간 절연층 패턴을 마스크로 이용하여 제1 활성 영역 기판에 제3 불순물을 이온 주입하는 단계 및 감광막 패턴을 제거한 후, 층간 절연층 패턴 상에 도전 물질층을 증착하여 제1 및 제2 활성 영역의 층간 절연층 패턴에 의하여 노출된 기판의 소정부에 각각 접촉되는 배선층 패턴을 동시에 형성하는 단계를 포함하여 진행하는 것을 특징으로 한다.

公开(公告)号：KR100165489B1

公开(公告)日：1999-02-01

申请号：KR1019950045821

申请日：1995-11-30

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: H01L21/28

Abstract: 저온 공정인 플라즈마 화학 기상 증착 공정에 의하여 캡핑층을 형성하는 반도체 소자의 층간 접촉 방법에 대해 기재되어 있다. 이는 반도체 기판 전면 상에 제1 절연막을 도포하고, 불순물이 도핑된 제1 폴리실리콘층, 제1 실리사이드층 및 플라즈마 화학 기상 증착 공정에 의해 캡핑층을 순차적으로 형성시킨다. 이후, 실리사이드층 및 캡핑층으로 구성된 적층 구조의 일부 영역을 선택적으로 제거하여 제1 산화막 상부면이 부분적으로 노출되도록 제1폴리사이드 도전층을 형성한후, 그 전면 상에 층간 절연층을 도포하고, 이로써 형성된 층간 절연층과 플라즈마 산화막을 선택적으로 제거함으로써, 제1 실리사이드층의 중앙 상부면이 부분적으로 노출되도록 접촉 개구부를 형성한다. 이어서, 그 전면 상에 걸쳐 순차적으로 적층되게 불순물이 도핑된 제1 폴리실리콘층과 제2 실리사이드층을 형성한 후, 배선 패턴을 형성함으로써 폴리사이드를 이용한 층간 접촉 구조가 완성된다. 이러한 방법에 의한 층간 접촉 구조를 이용하여 배선을 형성하면, 그 접촉저항이 증가하는 것을 방지할 수 있다.

公开(公告)号：KR100165421B1

公开(公告)日：1998-12-15

申请号：KR1019950021939

申请日：1995-07-24

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: H01L27/08

Abstract: 본 발명은 반도체장치의 모스 트랜지스터 제조방법에 관한 것으로, 반도체기판상에 소자형성영역과 소자분리영역을 정의하기 위한 필드산화막을 형성하는 공정과, 소자형성영역상에 게이트절연막을 개재하여 게이트전극을 형성하는 공정과, 게이트전극을 중심으로 양쪽의 반도체기판내에 제1형의 소오스영역 및 드레인영역을 형성하는 공정을 구비하는 반도체장치의 모스 트랜지스터 제조방법에 있어서, 제1형의 소오스영역 및 드레인영역의 형성공정후 결과물 전면에 상기 제1형과 반대 타입인 제2형의 불순물을 이온주입하여, 제1형의 소오스영역 및 드레인영역과 필드산화막의 아래에 제2형의 불순물영역을 형성하는 공정을 더 구비하는 것을 특징으로 한다. 따라서, 기판에로의 펀치 드루우 현상을 개선함과 아울러, 소오스영역/드레인영역의 기생저항을 낮추어 반도체장치의 구동능력을 향상시킬 수 있다.

公开(公告)号：KR100155769B1

公开(公告)日：1998-10-15

申请号：KR1019940021575

申请日：1994-08-30

Applicant: 삼성전자주식회사

Inventor： 김종복 ,  조용수 ,  김영필

IPC: H01L27/108

Abstract: 신규한 반도체 메모리장치의 커패시터 제조방법이 개시되어 있다. 반도체기판상에 제1, 제2, 제3 및 제4 절연층을 차례로 형성한 후, 제4, 제3, 제2 및 제1 절연층을 부분적으로 식각하여 기판을 노출시키는 콘택홀을 형성한다. 결과물 전면에 제1도전층을 형성하고, 그 위에 각 셀 단위로 한정된 물질패턴을 형성한다. 결과물 전면에 제2도전층을 형성하고, 이를 이방성 식각하여 물질패턴의 측벽에 도전성 스페이서를 형성한다. 도전성 스페이서를 식각마스크로 사용하여 제4 및 제3 절연층을 이방성 식각한 후, 물질패턴, 제4절연층 및 제2 절연층을 습식 식각한다. 결과물 전면에 제3도전층을 형성하고, 이를 이방성 식각하여 원통형 부위, 기둥 부위 및 원방형 부위로 이루어진 스토리지 전극을 형성한다. 단순화되고 용이한 공정으로 셀 커패시터를 크게 증대시킬 수 있다.

公开(公告)号：KR100138317B1

公开(公告)日：1998-04-28

申请号：KR1019940021905

申请日：1994-08-31

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  김종복 ,  이원식 ,  이용희

IPC: H01L27/108

CPC classification number: H01L27/10852 ,  H01L27/10817

Abstract: 반도체장치 커패시터 제조방법이 개시되어 있다. 그 표면에 필드산화막 및 게이트전극이 형성되어 있는 반도체 기판 상에 절연층, 식각저지층, 제 1 물질층, 및 제 2 물질층을 차례로 적층하고, 적층된 층들의 소정부위를 차례로 식각하여 기판을 노출시키는 개구부를 형성한 다음, 개구부가 형성된 결과물 전면에 제 1 도전층을 형성한다. 이어서, 개구부를 중심으로 일정거리 내를 제외한 제 1 도전층 및 제 2 물질층을 식각하고, 제 2 물질층이 식각된 결과물 전면에 제 1 도전층을 둘러싸도록 제 2 도전층을 형성한 다음, 제 1 도전층의 상부가 노출되도록 제 2 도전층을 마스크 적용없이 식각하고, 제 1 물질층을 식각한다.
커패시터의 제조공정, 특히 식각 공정을 단순화시킬 수 있고, COB 구조의 커패시터에도 적용가능하다.

公开(公告)号：KR1019970052387A

公开(公告)日：1997-07-29

申请号：KR1019950059274

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: H01L21/28

公开(公告)号：KR1019950003226B1

公开(公告)日：1995-04-06

申请号：KR1019920003730

申请日：1992-03-06

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: H01L21/288

Abstract: The method includes the steps of forming a pad oxide film (32), a buffer layer (34), an oxidation stopper layer (36) of 1000 angstrom thickness and an ion implanting prevention layer (38) of 100 angstrom thicknes on a substrate (30) to form an opening part (37) into the layers (36,38), implanting channel stopper ions into the opening part (37) to form a channel stopper layer (39), and removing the layer (38) to form a field oxide film (40) on the layer (39) by a oxidation process, thereby forming a good device isolating film.

Abstract translation: 该方法包括以下步骤：在衬底上形成衬垫氧化膜（32），缓冲层（34），1000埃厚度的氧化阻挡层（36）和厚度为100埃的离子注入防止层（38） 30）以形成到所述层（36,38）中的开口部分（37），将通道阻挡离子注入到所述开口部分（37）中以形成通道阻挡层（39），并且移除所述层（38）以形成 通过氧化处理在层（39）上形成场氧化膜（40），从而形成良好的器件隔离膜。

公开(公告)号：KR2019940020751U

公开(公告)日：1994-09-17

申请号：KR2019930002654

申请日：1993-02-25

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: D06F39/00

Abstract: 전기세탁기등의부속품체결장치에관한것으로종래에는스크류(Screw)를사용하여체결함으로인한부품수증가와작업공수증가및 물의사용이많은제품의경우수분에의한부식등의문제점을해결하기위하여판넬상면조립부의부품결합리브상단양측에동일방향성을갖도록결합홈이형성된결합턱과결합홈의입구측에비스듬히형성되고탄성을갖는이탈방지용판리브및 타이머양단에결합돌기를형성하여서구성된전기세탁기의타이머체결장치.

Abstract translation: 电动洗衣机等通常，为了解决诸如部件数量增加以及由于使用螺钉进行紧固而导致的工作数量增加的问题， 洗衣机配置hayeoseo的计时器紧固装置形成在释放卡合突起防止板肋，并且在两个定时器与接合肋联接的联接槽组装部部分形成在具有高弹性的角度结束形成在颚的两侧的顶部和该卡合槽的入口侧具有相同的方向 。