公开(公告)号：KR1020150108638A

公开(公告)日：2015-09-30

申请号：KR1020140031677

申请日：2014-03-18

Applicant: 삼성전자주식회사 ,  한양대학교 산학협력단

Inventor： 김홍석 ,  권명종 ,  오승진 ,  곽윤호 ,  김영필 ,  박지인 ,  진언선

IPC: B32B9/02 ,  C07K14/405 ,  B32B15/04 ,  B32B15/20

CPC classification number: C09K3/18 ,  C07K17/14 ,  C08H1/00 ,  C09D189/00 ,  F28F19/006 ,  F28F19/04 ,  Y10T428/31678 ,  C08L89/00

Abstract: 본 발명은 결빙방지 단백질의 여러 분야의 응용과 관련하여 결빙방지 단백질로 표면 처리된 결빙방지 부재를 제공하고자 한다.
일 측면에 따른 결빙방지 부재는 금속 기판 및 성능 향상 개량형 결빙방지 단백질에 금속결합 단백질이 접합된 재조합 결빙방지 단백질을 포함하고, 금속결합 단백질에 의해 금속 기판에 결합되는 제 1 코팅층을 포함한다.

Abstract translation: 本发明提供了与各种领域中应用抗冻蛋白有关的用防冻蛋白进行表面处理的防冻部件。 根据一个方面，防冻构件包括：金属基底; 以及第一涂层，其包含将金属结合蛋白与抗冻蛋白连接的重组抗冻蛋白，其性能提高，并且通过金属结合蛋白与金属底物结合。

公开(公告)号：KR1020140122096A

公开(公告)日：2014-10-17

申请号：KR1020130038755

申请日：2013-04-09

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  권태욱 ,  정수진 ,  김영필 ,  이병찬 ,  구본영

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/66795 ,  H01L29/7845

Abstract: 반도체 장치가 제공된다. 반도체 장치는, 기판 상에 형성된 핀, 상기 기판 상에 상기 핀을 교차하도록 형성된 게이트 전극, 상기 게이트 전극 양측 중 적어도 일측에 형성되며, 제1 막 및 제2 막을 포함하는 소오스/드레인, 및 상기 기판 상에 형성되는 소자분리막과 상기 소오스/드레인 사이에 배치되며, 상기 핀의 측면에 형성되는 스트레스막을 포함한다.

Abstract translation: 提供半导体器件。 半导体器件包括形成在衬底上的翅片，与衬底上的翅片相交的栅电极，形成在栅电极的两侧中的至少一侧上并包括第一和第二层的源极/漏极，以及 布置在源极/漏极和形成在衬底上的器件隔离层并且形成在鳍的侧面上的应力层。

公开(公告)号：KR101408876B1

公开(公告)日：2014-06-18

申请号：KR1020070115488

申请日：2007-11-13

Applicant: 삼성전자주식회사

Inventor： 조백형 ,  김광호 ,  김영필

IPC: G11C13/02

CPC classification number: G11C13/0038 ,  G11C8/08 ,  G11C13/0004 ,  G11C13/0028 ,  G11C13/0069 ,  G11C2013/0078

Abstract: 상 변화 메모리 장치의 기입 드라이버 회로가 개시된다. 본 발명의 제 1 실시예에 따른 기입 드라이버 회로는, 기입 전류 레벨 조절부 및 기입 전류 출력부를 구비한다. 기입 전류 레벨 조절부는 인가되는 전류 펄스에 응답하여 리셋(reset) 저항 또는 셋(set) 저항으로 상태가 변화되는 상 변화 메모리 셀들 구비하는 반도체 메모리 장치에 있어서, 셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 셋 저항 상태로 변화시키는 셋 전류에 대응되는 제 1 내지 제 n 셋 전류 레벨을 결정하고, 리셋 전류 레벨 신호에 응답하여 상기 상 변화 메모리 셀들을 상기 리셋 저항 상태로 변화시키는 리셋 전류에 대응되는 리셋 전류 레벨을 결정한다. 기입 전류 출력부는 상기 전류 레벨 조절부에 의한 전류 레벨에 응답하여, 셋 전류 펄스 및 리셋 전류 펄스 중 하나를 생성하고 출력한다. 본 발명에 따른 상 변화 메모리 장치의 기입 드라이버 회로는 셋 전류를 생성하기 위한 트랜지스터 및 리셋 전류를 생성하기 위한 트랜지스터를 공유함으로써, 레이아웃 면적을 감소시키면서도 리셋 전류의 크기를 조절할 수 있는 장점이 있다.

公开(公告)号：KR1020130007364A

公开(公告)日：2013-01-18

申请号：KR1020110065545

申请日：2011-07-01

Applicant: 삼성전자주식회사

Inventor： 박흥규 ,  송우빈 ,  김남규 ,  정수진 ,  이병찬 ,  김영필 ,  이선길

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66651 ,  H01L29/78 ,  H01L29/66712

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the mobility of a carrier in a channel epitaxial layer by uniformly applying tension stress to a lateral surface of the channel epitaxial layer. CONSTITUTION: A free epitaxial layer is formed on a semiconductor substrate(100) through an epitaxial growth. A dummy gate and an interlayer dielectric layer(150) are formed on the free epitaxial layer. A source epitaxial layer(112) and a drain epitaxial layer(114) are formed by removing the dummy gate and the free epitaxial layer on the lower side of the dummy gate. A channel epitaxial layer(120) is formed between the source epitaxial layer and the drain epitaxial layer through selective epitaxial growth. A gate electrode(130) is formed on the channel epitaxial layer.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过均匀地对沟道外延层的侧表面施加张力，来提高沟道外延层中载流子的迁移率。 构成：通过外延生长在半导体衬底（100）上形成自由的外延层。 在自由外延层上形成伪栅极和层间电介质层（150）。 通过去除虚拟栅极的下侧上的伪栅极和自由外延层来形成源外延层（112）和漏极外延层（114）。 通过选择性外延生长，在源极外延层和漏极外延层之间形成沟道外延层（120）。 在沟道外延层上形成栅电极（130）。

公开(公告)号：KR1020120081832A

公开(公告)日：2012-07-20

申请号：KR1020110003181

申请日：2011-01-12

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  김영필 ,  이형익 ,  김기홍 ,  이은하 ,  원정연 ,  아나스베나야드

IPC: H01L21/24 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/28185 ,  H01L21/28518 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848 ,  H01L21/24

Abstract: PURPOSE: A method for manufacturing a metal silicide layer a method for manufacturing a semiconductor device using the same are provided to improve performance of the semiconductor device by including the metal silicide layer which is thermally stable. CONSTITUTION: A metal layer is formed on a substrate. A first pre-metal silicide layer(40) is formed by firstly treating the substrate by heating and reacting the substrate with the metal layer. The metal layer which is not reacted is eliminated. The first pre-metal silicide layer is successively changed into a second pre-metal silicide layer and a metal silicide layer through a second thermal treatment. The atom percentage of metal and silicon of the first pre-metal silicide layer is greater than 1. The atom percentage of metal and silicon of the second pre-metal silicide layer and the metal silicide layer is less than or equal to 1.

Abstract translation: 目的：制造金属硅化物层的方法提供一种使用其制造半导体器件的方法，以通过包括热稳定的金属硅化物层来改善半导体器件的性能。 构成：在基板上形成金属层。 首先通过加热基板与金属层反应来处理基板来形成第一预金属硅化物层（40）。 消除未反应的金属层。 通过第二热处理将第一预金属硅化物层依次改变为第二预金属硅化物层和金属硅化物层。 第一前金属硅化物层的金属和硅的原子百分比大于1.第二预金属硅化物层和金属硅化物层的金属和硅的原子百分比小于或等于1。

公开(公告)号：KR1020090012583A

公开(公告)日：2009-02-04

申请号：KR1020070076523

申请日：2007-07-30

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  김기홍 ,  김진범 ,  정인선 ,  경용구

IPC: H01L21/336

Abstract: A manufacturing method of a semiconductor integrated circuit device is provided to steadily fill up the recess with the semiconductor layer without generating the void in the recess. A manufacturing method of a semiconductor integrated circuit device comprises a step for forming the first insulating layer(110); a step for forming the semiconductor layer; a step for forming the second insulating layer; a step for partly removing the semiconductor layer, a step for removing the second insulating layer; a step for performing an optional epitaxial process(140) in the semiconductor layer. The first insulating layer includes the recess. The semiconductor layer covers the recess.

Abstract translation: 提供半导体集成电路器件的制造方法，以在半导体层内稳定地填充凹槽而不会在凹部中产生空隙。 半导体集成电路器件的制造方法包括形成第一绝缘层（110）的步骤。 形成半导体层的步骤; 形成第二绝缘层的步骤; 用于部分去除半导体层的步骤，去除第二绝缘层的步骤; 在半导体层中执行可选的外延工艺（140）的步骤。 第一绝缘层包括凹部。 半导体层覆盖凹部。

公开(公告)号：KR1020080087253A

公开(公告)日：2008-10-01

申请号：KR1020070029211

申请日：2007-03-26

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  김진범 ,  이진우 ,  최시영 ,  이종욱

IPC: H01L21/336

CPC classification number: H01L21/823456 ,  H01L21/324 ,  H01L21/823412

Abstract: A method for forming a recess gate electrode is provided to minimize generation of a silicon fence between a gate recess and an isolation trench by performing rapidly a thermal process at low temperature. An isolation trench(110) and a field oxide layer are formed on a semiconductor substrate(100) to define an active region and a field region. A gate recess(120) for exposing an inner wall of a boundary between the active region and the field region is formed by etching the semiconductor substrate within the active region. A silicon fence of a sidewall of the gate recess is removed by performing a thermal process using a mixing gas including hydrogen and chlorine or silicon at silicon migration temperature. A recess gate electrode(130) is formed in the inside of the gate recess and on the semiconductor substrate.

Abstract translation: 提供一种用于形成凹陷栅电极的方法，以通过在低温下快速执行热处理来最小化栅极凹槽和隔离沟槽之间的硅栅栏的产生。 在半导体衬底（100）上形成隔离沟（110）和场氧化物层以限定有源区和场区。 通过在活性区域内蚀刻半导体衬底来形成用于暴露有源区域和场区域之间的边界的内壁的栅极凹部（120）。 通过在硅迁移温度下使用包括氢和氯或硅的混合气进行热处理，去除栅极凹槽的侧壁的硅栅栏。 在栅极凹部的内部和半导体衬底上形成凹槽栅电极（130）。

公开(公告)号：KR100630664B1

公开(公告)日：2006-10-02

申请号：KR1020000024618

申请日：2000-05-09

Applicant: 삼성전자주식회사

Inventor： 김영필

IPC: H01L23/34

Abstract: 냉각 시스템을 가지는 집적 회로 소자를 개시한다. 본 발명의 일 관점은, 기판의 어느 일 면에 형성된 티(T)형 트렌치(trench)와, 티형 트렌치를 채우며 티형 트렌치의 구조적 영향에 의해서 중심부에 보이드 채널(void channel)을 발생하며 형성된 소자 분리막과, 기판의 일 면에 대향되는 다른 면으로부터 기판을 관통하여 보이드 채널에 연결되는 냉매 유도로, 및 기판의 다른 면에 형성되어 냉매 유도로에 연결되어 냉매를 냉매 유도로 및 보이드 채널을 통해 순환시키는 마이크로팬(microfan)을 포함하는 집적 회로 소자를 제공한다.

公开(公告)号：KR1020050092803A

公开(公告)日：2005-09-23

申请号：KR1020040017895

申请日：2004-03-17

Applicant: 삼성전자주식회사

Inventor： 이선길 ,  최시영 ,  김영필 ,  진범준

IPC: H01L21/336

CPC classification number: H01L21/823807 ,  H01L29/41725 ,  H01L29/4236 ,  H01L29/6656 ,  H01L29/7848

Abstract: 전자 이동도가 향상되는 전계 효과 모오스 트랜지스터의 제조 방법이 개시되어 있다. 실리콘 기판 상에 릴렉스드 실리콘 게르마늄층 및 실리콘 게르마늄층을 형성한다. 상기 실리콘 게르마늄층 상에 제1 스트레인드 실리콘층을 형성한다. 상기 제1 스트레인드 실리콘층 상에 게이트 구조물을 형성한다. 상기 게이트 구조물 양측의 실리콘층들을 식각하여 소오스/드레인용 트렌치를 형성한다. 상기 트렌치 내부면에 소오스/드레인용 실리콘층을 성장시켜 상기 제1 스트레인드 실리콘층을 제2 스트레인드 실리콘층으로 형성한다. 이어서, 상기 소오스/드레인 형성용 실리콘층 내에 소오스/드레인을 형성하여 전계 효과 트랜지스터를 완성한다.

公开(公告)号：KR1020050011455A

公开(公告)日：2005-01-29

申请号：KR1020030050569

申请日：2003-07-23

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  이선길 ,  최시영

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/66795 ,  H01L29/78687

Abstract: PURPOSE: A fin FET(Field Effect Transistor) and a forming method thereof are provided to improve performance of the FET by using a fin pattern with enhanced structure. CONSTITUTION: A fin FET includes a fin pattern, a gate electrode, a gate insulating layer, and a pair of impurity diffused layers. The fin pattern(118) is formed on a support substrate(105). The fin pattern includes a plurality of first semiconductor patterns(110a) and second semiconductor patterns(112a) alternately stacked with each other. The gate electrode(122) crosses over an upper portion of the fin pattern via the gate insulating layer(120). The pair of impurity diffused layers are formed at both sides of the gate electrode in the fin pattern. The first semiconductor pattern is made of a strained silicon pattern and the second semiconductor pattern is made of a SiGe pattern.

Abstract translation: 目的：提供翅片FET（场效应晶体管）及其形成方法，以通过使用具有增强结构的鳍片图案来改善FET的性能。 构成：翅片FET包括鳍状图案，栅极电极，栅极绝缘层和一对杂质扩散层。 翅片图案（118）形成在支撑基板（105）上。 鳍状图案包括彼此交替堆叠的多个第一半导体图案（110a）和第二半导体图案（112a）。 栅电极（122）经由栅极绝缘层（120）与鳍状图案的上部交叉。 一对杂质扩散层以鳍状图形形成在栅电极的两侧。 第一半导体图案由应变硅图案制成，第二半导体图案由SiGe图案制成。