公开(公告)号：KR1020040010130A

公开(公告)日：2004-01-31

申请号：KR1020030044852

申请日：2003-07-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이수근 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: PURPOSE: A method for fabricating a dual damascene wire of a microelectronic device using a hybrid type low-k dielectric material and a carbonless organic filling material is provided to prevent the delay of an RC signal and restrict the interference between signals and the increase of power consumption by forming an interlayer dielectric with the low-k dielectric material. CONSTITUTION: A hybrid type insulating layer(130) having a dielectric constant below 3.3 is formed on a substrate(100). A via(150) is formed within the hybrid type insulating layer(130). The via(150) is filled by a carbonless organic filling material(160). A trench(190) is formed by etching the carbonless organic filling material(160) and the hybrid type insulating layer(130). The remaining carbonless organic filling material is removed from the via(150). A wire is formed by filling up a wire material into the trench(190) and the via(150).

Abstract translation: 目的：提供一种使用混合型低k介电材料和无碳有机填充材料制造微电子器件的双镶嵌线的方法，以防止RC信号的延迟并限制信号之间的干扰和功率的增加 通过与低k电介质材料形成层间电介质来消耗。 构成：在基板（100）上形成介电常数低于3.3的混合型绝缘层（130）。 在混合型绝缘层（130）内形成通孔（150）。 通孔（150）由无碳有机填充材料（160）填充。 通过蚀刻无碳有机填充材料（160）和混合型绝缘层（130）形成沟槽（190）。 剩余的无碳有机填充材料从通孔（150）中除去。 通过将线材填充到沟槽（190）和通孔（150）中而形成导线。

公开(公告)号：KR1020020092681A

公开(公告)日：2002-12-12

申请号：KR1020010031455

申请日：2001-06-05

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  이수근

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a semiconductor device using dual damascene technology is provided to prevent an over-etch of a lower interconnection by using an etch stopping layer composed of an N-doped SiC layer. CONSTITUTION: An etch stopping layer(23) and an interlayer dielectric(26) are sequentially formed on a semiconductor substrate(100) having a lower conductive layer(20). A via hole(30) is formed to expose the etch stopping layer(23) by selectively etching the interlayer dielectric. A second photoresist pattern(32) is formed to expose portions of the interlayer dielectric(26) on the resultant structure. At this time, a photoresist residue(34) is remaining in the via hole. A groove(36) is formed by etching the exposed interlayer dielectric(26) using the second photoresist pattern(32) and the photoresist residue(34) as a mask. After removing the second photoresist pattern(32) and the photoresist residue(34), the surface of the lower conductive layer(20) is exposed by removing the exposed etch stopping layer(23). An N-doped SiC layer is used as the etch stopping layer(23).

Abstract translation: 目的：提供一种使用双镶嵌技术制造半导体器件的方法，以通过使用由N掺杂的SiC层构成的蚀刻停止层来防止下部互连的过度蚀刻。 构成：在具有下导电层（20）的半导体衬底（100）上依次形成蚀刻停止层（23）和层间电介质（26）。 通孔（30）形成为通过选择性地蚀刻层间电介质来露出蚀刻停止层（23）。 形成第二光致抗蚀剂图案（32）以暴露所得结构上的层间电介质（26）的部分。 此时，通孔中残留有光致抗蚀剂残留物（34）。 通过使用第二光致抗蚀剂图案（32）和光致抗蚀剂残留物（34）作为掩模蚀刻暴露的层间电介质（26）来形成凹槽（36）。 在去除第二光致抗蚀剂图案（32）和光致抗蚀剂残留物（34）之后，通过去除暴露的蚀刻停止层（23）来暴露下导电层（20）的表面。 使用N掺杂的SiC层作为蚀刻停止层（23）。

公开(公告)号：KR100351506B1

公开(公告)日：2002-09-05

申请号：KR1020000072089

申请日：2000-11-30

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  신홍재

IPC: H01L21/31

公开(公告)号：KR1020020010310A

公开(公告)日：2002-02-04

申请号：KR1020000043961

申请日：2000-07-29

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  신홍재 ,  한재현

IPC: H01L21/28

CPC classification number: H01L21/76835 ,  H01L21/76802 ,  H01L21/76807 ,  H01L23/485 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to control resistant capacitor delay in an interconnection of a high integrated semiconductor device, by forming an interconnection trench of a uniform depth in a low dielectric organic silicon oxide layer. CONSTITUTION: An inorganic silicon oxide layer(13) and an organic silicon oxide layer(15) are sequentially stacked on a substrate(10). A partial trench(17') having the same depth as the organic silicon oxide layer is formed in the organic silicon oxide layer through a patterning process. An oxygen treatment process is performed regarding the surface of the inner wall of the partial trench. A hydrofluoric acid wet etch is performed regarding the partial trench to complete a trench.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过在低介电有机氧化硅层中形成均匀深度的互连沟槽来控制高集成半导体器件的互连中的耐电容延迟。 构成：将无机氧化硅层（13）和有机氧化硅层（15）依次层叠在基板（10）上。 通过图案化工艺在有机氧化硅层中形成具有与有机氧化硅层相同的深度的部分沟槽（17'）。 对部分沟槽的内壁的表面进行氧处理。 对部分沟槽进行氢氟酸湿蚀刻以完成沟槽。

公开(公告)号：KR1019990038453A

公开(公告)日：1999-06-05

申请号：KR1019970058178

申请日：1997-11-05

Applicant: 삼성전자주식회사

Inventor： 김동빈 ,  장삼복 ,  김재학 ,  선용균

IPC: H01L21/60

Abstract: 본 발명은 반도체 칩을 리드 프레임과 같은 패키지 기판에 와이어로 본딩하는 와이어 본딩 장치에 관한 것이다. 와이어 본딩에 있어서 와이어 볼 변형은 본딩력 약화 및 다른 칩 패드와의 전기적 단락 등의 불량을 야기할 수 있다. 특히, 와이어에 묻어있는 습기가 와이어 볼 변형의 대표적 요인이다. 따라서, 본 발명은 와이어의 습기를 제거하기 위한 발열기구를 포함하는 와이어 본딩 장치를 제공한다. 본 발명의 와이어 본딩 장치는 와이어가 감겨져 있는 스풀과, 스풀로부터 공급되는 와이어를 고정하기 위한 클램프와, 와이어가 통과하는 관통구멍을 포함하는 캐필러리와, 와이어의 끝부분에 불꽃을 가하여 와이어 볼을 형성하는 토치를 포함한다. 스풀과 클램프 사이에 형성되는 발열기구는 코일이 감긴 금속 원통이며, 금속 원통의 바깥면에 전기 절연성의 양호한 열전달 특성을 갖는 피복층이 형성된다. 와이어는 금속 원통 중앙부의 관통구멍을 통하여 통과되며, 코일에서 발생한 열에 의해 습기가 제거된다. 또한, 발열기구는 소정의 가스를 와이어에 분사하여 와이어의 습기를 증발시킬 수 있는 가스 분사노즐을 더 포함할 수 있다. 발열기구에 의하여 와이어에 묻어 있는 습기가 제거되기 때문에, 와이어 볼이 양호하게 형성될 수 있으며, 와이어 볼 변형에 따른 와이어 본딩 불량을 방지할 수 있다.

公开(公告)号：KR1019970077461A

公开(公告)日：1997-12-12

申请号：KR1019960017774

申请日：1996-05-23

Applicant: 삼성전자주식회사

Inventor： 김동빈 ,  김재학 ,  선용균 ,  두인표

IPC: H01L21/68

Abstract: 본 발명은 반도체 베어 칩을 보관·포장하는 트레이의 모서리 부분을 라운드형의 구조를 갖도록 하여, 종래의 트레이 모서리가 충격 및 진동에 의해 진공 파장 비닐을 찢거나 트레이 모서리 부가 파손되는 불량이 발생하며, 상기 칩이 흩어지거나 다른 이물질들과 접촉해 불량을 초래하는 단점을 극복하도록 하였다.

公开(公告)号：KR101860718B1

公开(公告)日：2018-05-24

申请号：KR1020130018338

申请日：2013-02-21

Applicant: 삼성전자주식회사

Inventor： 김병목 ,  김성우 ,  김재학 ,  양승용

IPC: F25D23/02 ,  E05C7/02 ,  F25D23/08

CPC classification number: F25D23/028 ,  E05C7/02 ,  F25D23/025 ,  F25D2323/023

Abstract: 냉장고는저장실을개폐하도록회전가능하게마련되는제 1 도어와, 제 1 도어를개폐하도록제 1 도어의전방에회전가능하게마련되는제 2 도어와, 제 1 도어의개폐여부에따라상기제 2 도어가열리는것을방지하거나상기제 2 도어가열리는것을허용하는제 2 도어열림방지장치를포함하여, 제 1 도어가열릴때 제 2 도어가의도하지않게열리는것을방지한다.

公开(公告)号：KR1020140071989A

公开(公告)日：2014-06-12

申请号：KR1020140054877

申请日：2014-05-08

Applicant: 삼성전자주식회사 ,  글로벌파운드리즈 싱가포르 피티이 엘티디 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 김재학 ,  보닐라,그리셀다 ,  몰리스,스티븐이. ,  레스타이노,다릴디. ,  쇼바,호사두르가 ,  위도도,조니

IPC: H01L21/28 ,  H01L21/304

CPC classification number: H01L23/53233 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76876 ,  H01L21/76883 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Provided is a method to fabricate a semiconductor integrated circuit device. The method to fabricate a semiconductor integrated circuit device includes forming an insulating layer on a semiconductor substrate, forming a damascene line in the insulating layer, performing a first plasma treatment on the semiconductor substrate having the damascene line, forming a first barrier layer on the damascene line and the insulating layer, and performing a second plasma treatment on the semiconductor substrate having the first barrier layer.

Abstract translation: 提供一种制造半导体集成电路器件的方法。 制造半导体集成电路器件的方法包括在半导体衬底上形成绝缘层，在绝缘层中形成镶嵌线，在具有镶嵌线的半导体衬底上进行第一等离子体处理，在大马士革形成第一阻挡层 线和绝缘层，并对具有第一阻挡层的半导体衬底进行第二等离子体处理。

公开(公告)号：KR1020080077551A

公开(公告)日：2008-08-25

申请号：KR1020080004500

申请日：2008-01-15

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 김재학 ,  보닐라,그리셀다 ,  디미트래코폴러스,크리스토스디. ,  게이츠,스테판엠. ,  레인,미쉘더블유. ,  리우,지아오후 ,  엔구옌,선브이. ,  레스타이노,다릴디. ,  쉐우,토마스엠. ,  위도도,조니

IPC: H01L21/3205

CPC classification number: H01L23/53295 ,  H01L21/76822 ,  H01L21/76826 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76835 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A BEOL interconnect structures is provided to form a dielectric barrier layer with compression stress that resists extensional stress for preventing crack and modification of an interlayer dielectric layer and a metal line. A BEOL(back-end-of-line) interconnect structure(300) comprises a plurality of interlayer dielectric(ILD) layers(312), the plurality of ILD layers including a dielectric material curable by ultraviolet(UV) radiation. A plurality of metal interconnect wiring layers(308) are embedded in one of the plurality of ILD layers. And a plurality of dielectric barrier layers(360) cover one of the plurality of metal interconnect wiring layers. The plurality of dielectric barrier layers reduce the diffusion of materials between the plurality of metal interconnect wiring layers and the plurality of ILD layers. At least some of dielectric barrier layers retain compressive stress while withstanding UV radiation sufficient to cure the dielectric material of the ILD layers.

Abstract translation: 提供BEOL互连结构以形成具有压缩应力的介电阻挡层，该压缩应力抵抗拉伸应力以防止层间电介质层和金属线的裂纹和改性。 BEOL（后端行）互连结构（300）包括多个层间电介质（ILD）层（312），所述多个ILD层包括可通过紫外（UV）辐射固化的电介质材料。 多个金属互连配线层（308）嵌入在多个ILD层之一中。 并且多个介电阻挡层（360）覆盖多个金属互连布线层中的一个。 多个介电阻挡层减少了多个金属互连布线层和多​​个ILD层之间的材料的扩散。 介电阻挡层中的至少一些保持压缩应力，同时承受足以固化ILD层的介电材料的UV辐射。

公开(公告)号：KR1020060090449A

公开(公告)日：2006-08-11

申请号：KR1020050010981

申请日：2005-02-05

Applicant: 삼성전자주식회사

Inventor： 김재학 ,  이선정 ,  이승진

IPC: H01L21/28

CPC classification number: H01L21/76843 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/76844 ,  H01L21/76849 ,  H01L21/7685

Abstract: 미세 전자 소자의 듀얼 다마신 배선 제조 방법이 제공된다. 듀얼 다마신 배선 제조 방법은 하부 배선이 형성된 기판 상에 층간 절연막을 형성한 후, 층간 절연막내에 하부 배선을 노출시키는 비아를 형성한다. 이어서, 비아에 의해 노출된 하부 배선 상에 비아 캡핑막을 형성하고, 비아를 충전재로 채운다. 비아를 매립한 충전재와 층간 절연막을 일부 식각하여 비아와 연결되고 배선이 형성될 트렌치를 형성한 후, 비아에 잔류하는 충전재를 제거하고, 트렌치 및 비아를 배선 물질로 채워서 듀얼 다마신 배선을 완성한다. 듀얼 다마신 배선 제조 방법에 따라 제조된 듀얼 다마신 배선을 포함하는 미세 전자 소자 또한 제공된다.
듀얼 다마신, 비아 캡핑막, 저항