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    PLL 회로의 주파수 분주기, 이를 포함하는 PLL 회로, 및 PLL 회로의 주파수 분주기의 레지스터 검사 방법
    11.
    发明授权
    PLL 회로의 주파수 분주기, 이를 포함하는 PLL 회로, 및 PLL 회로의 주파수 분주기의 레지스터 검사 방법 失效
    PLL电路的分频器，包括分频器的PLL电路以及PLL电路中分频器寄存器的检查方法

    公开(公告)号：KR100585112B1

    公开(公告)日：2006-05-30

    申请号：KR1020030084193

    申请日：2003-11-25

    Applicant: 삼성전자주식회사

    Inventor： 최현호 ,  김영부 ,  박일찬 ,  김정혜

    IPC: H03K21/40

    Abstract: 주파수 분주기(frequency divider) 및 주파수 분주기 레지스터 검사 방법 개시된다. 주파수 분주기는, 클록신호에 응답하여 주파수 분주를 위한 분주 데이터를 수신하고 저장하는 레지스터 회로, 수신된 출력 주파수를 분주 데이터에 기초하여 분주하고 분주된 주파수를 출력하는 분주기 및 클록신호에 응답하여 레지스터 회로에 저장된 분주 데이터를 주파수 분주기의 외부로 출력하는 분주기 데이터 체크회로를 구비한다. 본 발명에 따른 주파수 분주기에 따르면, 주파수 분주기의 레지스터의 모든 비트를 검토하여 불량을 최소화 할 수 있고, 분주비 데이터를 디지털 패턴으로 연속적으로 비교하여 테스트 시간을 현저히 줄일 수 있다.
    분주비. PLL, 분주기

    광 소자 및 그 제조 방법
    12.
    发明公开
    광 소자 및 그 제조 방법 审中-实审
    光学装置及其制造方法

    公开(公告)号：KR1020170075439A

    公开(公告)日：2017-07-03

    申请号：KR1020150185091

    申请日：2015-12-23

    Applicant: 삼성전자주식회사

    Inventor： 복진권 ,  신동재 ,  하경호 ,  김성구 ,  조관식 ,  김동현 ,  김정혜 ,  변현일 ,  신용확 ,  이범석 ,  차정호

    IPC: G02B6/12

    CPC classification number: G02B6/1228 ,  G02B6/125 ,  G02B6/136 ,  G02B2006/12097

    Abstract: 본발명의기술적사상에의한광 소자는, 기판; 상기기판의일부분에형성된트렌치; 상기트렌치내에형성된클래드층; 상기클래드층상에제1 두께로형성된제1 구조물; 상기클래드층상에상기제1 두께와는다른제2 두께로형성된제2 구조물;을포함할수 있다. 또한, 본발명의기술적사상에의한광 소자는, 기판; 상기기판의일부분에형성된트렌치내에형성된클래드층; 상기클래드층 상에형성된제1 층및 상기제1 층의일부영역상에적층된제2 층을포함하면서제1 방향으로연장되는광 전달구조체;를포함하고, 상기제1 층은, 상기제1 방향을따라연장되면서점차감소하는너비를가지는제1 영역과, 상기제1 영역중 최소너비를가지는단부와연결되어, 상기최소너비를가지면서연장되는제2 영역을포함하고, 상기제2 층은, 상기제1 방향을따라연장되면서점차감소하는너비를가지고, 상기제2 층의상면이삼각형상을가질수 있다.

    Abstract translation: 根据本发明的技术思想，轻元件包括基板; 形成在衬底的一部分中的沟槽; 在沟槽中形成的包层; 形成在所述包覆层上以具有第一厚度的第一结构; 以及在包层上具有与第一厚度不同的第二厚度的第二结构。 根据本发明的技术方面，提供了一种轻元件，包括：基板; 形成在衬底的一部分中形成的沟槽中的包覆层; 并且第一层形成在包覆层上并且第二层堆叠在第一层的部分区域上并沿第一方向延伸， 并且第二区域连接到具有第一区域的最小宽度并且以最小宽度延伸的端部，其中第二区域具有宽度 ，沿第一方向逐渐减小的宽度，并且第二层的上表面具有三角形形状。

    콘택 저항을 최소화할 수 있는 볼을 갖는 패키지 및 테스트장치, 그리고 그 패키지의 제조 방법
    14.
    发明公开
    콘택 저항을 최소화할 수 있는 볼을 갖는 패키지 및 테스트장치, 그리고 그 패키지의 제조 방법 失效
    콘택을을최소화할수있는볼을갖는패키지및테스트장치，그리고그패키지의제조방콘택

    公开(公告)号：KR1020070033747A

    公开(公告)日：2007-03-27

    申请号：KR1020050088241

    申请日：2005-09-22

    Applicant: 삼성전자주식회사

    Inventor： 김정혜 ,  이상문 ,  박일찬 ,  안병욱

    IPC: H01L21/60

    CPC classification number: H01R13/2421 ,  H01L24/81 ,  H01L2924/14 ,  H01R2201/20 ,  H05K3/325 ,  H05K3/3457 ,  H05K2201/10734 ,  H05K2203/0278 ,  H01L2924/00

    Abstract: Provided are an integrated circuit (IC) package having balls designed to minimize contact resistance, a test apparatus for testing the IC package, and a method of manufacturing the IC package. The IC package is a ball grid array (BGA) package including solder balls, the solder balls having substantially flat bottoms. The balls of the BGA package are Pb-free balls, and are polished using a mechanical polishing method or a chemical polishing method to have the substantially flat bottoms. The test apparatus includes a plurality of channels, a test board having a wiring pattern connected to the channels, and an IC socket having a plurality of Pogo pins respectively connected to lands of the wiring pattern. The top ends of the Pogo pins of the IC socket are made substantially flat to increase the area that contacts the substantially flat bottom surfaces of the BGA package.

    Abstract translation: 提供了一种集成电路（IC）封装，其具有设计成使接触电阻最小化的球，用于测试IC封装的测试设备以及制造该IC封装的方法。 IC封装是包括焊球的球栅阵列（BGA）封装，焊球具有基本平坦的底部。 BGA封装的球是无铅球，并且使用机械抛光方法或化学抛光方法抛光以具有基本平坦的底部。 该测试设备包括多个通道，具有连接到通道的布线图案的测试板以及具有分别连接到布线图案的焊盘的多个Pogo引脚的IC插座。 IC插座的Pogo引脚的顶端基本上是平的，以增加与BGA封装的基本上平坦的底表面接触的面积。

    PLL 회로의 주파수 분주기, 이를 포함하는 PLL 회로, 및 PLL 회로의 주파수 분주기의 레지스터 검사 방법
    15.
    发明公开
    PLL 회로의 주파수 분주기, 이를 포함하는 PLL 회로, 및 PLL 회로의 주파수 분주기의 레지스터 검사 방법 失效
    分电阻和电阻检查方法

    公开(公告)号：KR1020050050453A

    公开(公告)日：2005-05-31

    申请号：KR1020030084193

    申请日：2003-11-25

    Applicant: 삼성전자주식회사

    Inventor： 최현호 ,  김영부 ,  박일찬 ,  김정혜

    IPC: H03K21/40

    Abstract: 주파수 분주기(frequency divider) 및 주파수 분주기 레지스터 검사 방법 개시된다. 주파수 분주기는, 클록신호에 응답하여 주파수 분주를 위한 분주 데이터를 수신하고 저장하는 레지스터 회로, 수신된 출력 주파수를 분주 데이터에 기초하여 분주하고 분주된 주파수를 출력하는 분주기 및 클록신호에 응답하여 레지스터 회로에 저장된 분주 데이터를 주파수 분주기의 외부로 출력하는 분주기 데이터 체크회로를 구비한다. 본 발명에 따른 주파수 분주기에 따르면, 주파수 분주기의 레지스터의 모든 비트를 검토하여 불량을 최소화 할 수 있고, 분주비 데이터를 디지털 패턴으로 연속적으로 비교하여 테스트 시간을 현저히 줄일 수 있다.

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