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公开(公告)号：KR1020140075821A
公开(公告)日：2014-06-20
申请号：KR1020120133147
申请日：2012-11-22
Applicant: 삼성전자주식회사
CPC classification number: G02F1/025 , G02F1/3133 , G02F2201/58 , G02F2203/15
Abstract: Provided is a wavelength tunable optical transmitter comprising a first waveguide receiving input light by an input port thereof and outputting the input light through a first output port thereof; a resonant modulator disposed to be adjacent to the first waveguide and varying a resonant wavelength according to a wavelength of the input light; and a second waveguide disposed to be parallel to the first waveguide with the resonant modulator interposed therebetween and outputting output light by a second output port thereof. The resonant modulator comprises a silicon resonator formed of a circular annular crystallized silicon film disposed between the first waveguide and the second waveguide; a first electrode formed of a first conductivity-type silicon film disposed on an inner circumferential surface of the silicon resonator; and a second electrode formed of a second conductivity-type silicon film disposed on a portion of an outer circumferential surface of the silicon resonator, wherein the resonant wavelength of the silicon resonator is varied by a direct current (DC) bias current applied between the first electrode and the second electrode.
Abstract translation: 提供了一种波长可调光发射机，包括：第一波导，通过其输入端口接收输入光，并通过其第一输出端口输出输入光; 设置为与所述第一波导相邻并且根据所述输入光的波长改变谐振波长的谐振调制器; 以及设置成平行于第一波导的第二波导，谐振调制器插入其间并通过其第二输出端输出输出光。 谐振调制器包括由设置在第一波导和第二波导之间的环形结晶硅膜形成的硅谐振器; 由设置在所述硅谐振器的内周面上的第一导电型硅膜形成的第一电极; 以及由设置在所述硅谐振器的外周表面的一部分上的第二导电型硅膜形成的第二电极，其中所述硅谐振器的谐振波长由施加在所述第一 电极和第二电极。
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公开(公告)号：KR1020170075439A
公开(公告)日：2017-07-03
申请号：KR1020150185091
申请日：2015-12-23
Applicant: 삼성전자주식회사
IPC: G02B6/12
CPC classification number: G02B6/1228 , G02B6/125 , G02B6/136 , G02B2006/12097
Abstract: 본발명의기술적사상에의한광 소자는, 기판; 상기기판의일부분에형성된트렌치; 상기트렌치내에형성된클래드층; 상기클래드층상에제1 두께로형성된제1 구조물; 상기클래드층상에상기제1 두께와는다른제2 두께로형성된제2 구조물;을포함할수 있다. 또한, 본발명의기술적사상에의한광 소자는, 기판; 상기기판의일부분에형성된트렌치내에형성된클래드층; 상기클래드층 상에형성된제1 층및 상기제1 층의일부영역상에적층된제2 층을포함하면서제1 방향으로연장되는광 전달구조체;를포함하고, 상기제1 층은, 상기제1 방향을따라연장되면서점차감소하는너비를가지는제1 영역과, 상기제1 영역중 최소너비를가지는단부와연결되어, 상기최소너비를가지면서연장되는제2 영역을포함하고, 상기제2 층은, 상기제1 방향을따라연장되면서점차감소하는너비를가지고, 상기제2 층의상면이삼각형상을가질수 있다.
Abstract translation: 根据本发明的技术思想，轻元件包括基板; 形成在衬底的一部分中的沟槽; 在沟槽中形成的包层; 形成在所述包覆层上以具有第一厚度的第一结构; 以及在包层上具有与第一厚度不同的第二厚度的第二结构。 根据本发明的技术方面，提供了一种轻元件，包括：基板; 形成在衬底的一部分中形成的沟槽中的包覆层; 并且第一层形成在包覆层上并且第二层堆叠在第一层的部分区域上并沿第一方向延伸， 并且第二区域连接到具有第一区域的最小宽度并且以最小宽度延伸的端部，其中第二区域具有宽度 ，沿第一方向逐渐减小的宽度，并且第二层的上表面具有三角形形状。
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公开(公告)号：KR1020120096301A
公开(公告)日：2012-08-30
申请号：KR1020110015630
申请日：2011-02-22
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/4236 , H01L27/10814 , H01L27/10885 , H01L27/10894 , H01L29/66621
Abstract: PURPOSE: A method for manufacturing a semiconductor device with a padding type channel array transistor is provided to omit a process for evaporating a capping insulating film and an etching back process by forming a cell gate capping insulation film and a layer insulation film with same materials. CONSTITUTION: A device isolation domain(12) limiting an active domain(130) is formed in a substrate(110). Some parts of the active domain and device isolation domain are eliminated so that a gate padding trench(140) is formed. A gate insulation film(212) is formed in the inner wall of the gate padding trench. A gate conductive pattern(222) filling the gate padding trench is formed in the gate insulation film. The layer insulating film(310) filling the gate padding trench is formed in the gate conductive pattern and the substrate.
Abstract translation: 目的：提供一种用于制造具有填充型沟道阵列晶体管的半导体器件的方法，以通过形成单元栅极封盖绝缘膜和具有相同材料的层绝缘膜来省略用于蒸发封盖绝缘膜和蚀刻回加工的工艺。 构成：在衬底（110）中形成限制有源区（130）的器件隔离区（12）。 消除了有源域和器件隔离域的一些部分，从而形成栅极填充沟槽（140）。 栅极绝缘膜（212）形成在栅极填充沟槽的内壁中。 在栅极绝缘膜中形成填充栅极填充沟槽的栅极导电图案（222）。 填充栅极填充沟槽的层绝缘膜（310）形成在栅极导电图案和基板中。
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5.发明公开비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템 有权包括位线接触片和布线通道阵列晶体管的半导体器件及其制造方法，以及半导体器件，电子电路板以及包括其的电子系统
公开(公告)号：KR1020110112131A
公开(公告)日：2011-10-12
申请号：KR1020100031564
申请日：2010-04-06
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
Abstract: 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자들 및 그 제조 방법과 그 반도체 소자들을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템이 소개된다. 본 발명의 기술적 사상에 의한 반도체 소자들의 제조 방법은, 셀 영역 및 주변 영역을 포함하는 반도체 기판을 준비하고, 상기 셀 영역에 해당하는 반도체 기판 내에 셀 활성 영역을 정의하는 셀 절연성 분리 영역을 형성하고, 상기 셀 영역에 해당하는 반도체 기판 내에 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인을 형성하고, 상기 셀 활성 영역 상에 상기 셀 활성 영역과 전기적으로 연결되는 비트 라인 컨택 플러그를 형성하고, 상기 비트 라인 컨택 플러그 상에 상기 비트 라인 컨택 플러그와 전기적으로 연결되는 비트 라인을 형성하고, 상기 주변 영역에 해당하는 반도체 기판 내에 주변 활성 영역을 정의하는 주변 절연성 분리 영역을 형성하고, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 주변 트랜지스터 하부 � �극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 형성하는 것을 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성된다.
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Patent Agency Ranking6.发明授权비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자와 그 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템 有权一种包括位线接触插塞和埋入式沟道阵列晶体管的半导体器件及其制造方法和半导体模块，电子电路板以及电子系统
公开(公告)号：KR101718980B1
公开(公告)日：2017-03-23
申请号：KR1020100031564
申请日：2010-04-06
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
Abstract: 비트라인컨택플러그와매립형채널어레이트랜지스터를포함하는반도체소자들및 그제조방법과그 반도체소자들을포함하는반도체모듈, 전자회로기판및 전자시스템이소개된다. 본발명의기술적사상에의한반도체소자들의제조방법은, 셀영역및 주변영역을포함하는반도체기판을준비하고, 상기셀 영역에해당하는반도체기판내에셀 활성영역을정의하는셀 절연성분리영역을형성하고, 상기셀 영역에해당하는반도체기판내에상기셀 활성영역및 상기셀 절연성분리영역과교차하는워드라인을형성하고, 상기셀 활성영역상에상기셀 활성영역과전기적으로연결되는비트라인컨택플러그를형성하고, 상기비트라인컨택플러그상에상기비트라인컨택플러그와전기적으로연결되는비트라인을형성하고, 상기주변영역에해당하는반도체기판내에주변활성영역을정의하는주변절연성분리영역을형성하고, 및상기주변활성영역에해당하는반도체기판상에주변트랜지스터하부전극및 주변트랜지스터상부전극을포함하는주변트랜지스터를형성하는것을포함하고, 상기비트라인컨택플러그는상기주변트랜지스터하부전극과동일한레벨에형성되고, 및상기비트라인은상기주변트랜지스터상부전극과동일한레벨에형성된다.
Abstract translation: 介绍了包括位线接触插塞和埋入式沟道阵列晶体管的半导体器件及其制造方法和半导体模块，电子电路板以及包括该半导体器件的电子系统。 根据本发明的技术特征的制造半导体器件的方法，制备包括单元区域和外围区域的半导体衬底;以及形成细胞介电隔离区，以限定在所述半导体衬底对应于单元区域中的单元有源区 在与单元区域相对应的半导体衬底中跨过单元有源区域和单元隔离区域的字线以及在单元有源区域上形成电连接到单元有源区域的位线接触栓塞 形成与位线接触插塞上的位线接触插塞电连接的位线，并在与半导体衬底对应的外围区域中形成限定外围有源区域的外围绝缘隔离区域， 在对应于外围有源区的半导体衬底上形成包括外围晶体管下电极和外围晶体管上电极的外围晶体管 并且位线接触插塞形成在与外围晶体管下电极相同的水平处，并且位线形成在与外围晶体管上电极相同的水平面处。
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公开(公告)号：KR101609254B1
公开(公告)日：2016-04-06
申请号：KR1020100018568
申请日：2010-03-02
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L21/768
Abstract: 리세스채널어레이트랜지스터가적용된반도체소자의제조방법이개시된다. 상기제조방법에따르면, 제 1 영역과제 2 영역을포함하며, 트렌치내에매립된제 1 게이트전극, 상기트렌치양 옆의소스및 드레인영역들을포함하는상기제 1 영역내의제 1 트랜지스터를포함하며, 제 1 절연막에의해덮여있는기판이제공된다. 상기기판상에제 1 도전막이형성된다. 상기제 1 도전막및 제 1 절연막을패터닝하여, 상기드레인영역을노출하는콘택홀이형성된다. 상기콘택홀에매립되는콘택플러그가형성된다. 상기제 1 도전막을패터닝하여, 상기콘택플러그를통해상기드레인영역에전기적으로연결되는비트라인, 및상기제 2 영역내의제 2 게이트전극이동시에형성된다. 상기제조방법에따라서, 신뢰성있고성능이개선된반도체소자가제공될수 있다.
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公开(公告)号：KR1020110099502A
公开(公告)日：2011-09-08
申请号：KR1020100018568
申请日：2010-03-02
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L21/768
Abstract: 리세스 채널 어레이 트랜지스터가 적용된 반도체 소자의 제조 방법이 개시된다. 상기 제조 방법에 따르면, 제 1 영역과 제 2 영역을 포함하며, 트렌치 내에 매립된 제 1 게이트 전극, 상기 트렌치 양 옆의 소스 및 드레인 영역들을 포함하는 상기 제 1 영역 내의 제 1 트랜지스터를 포함하며, 제 1 절연막에 의해 덮여있는 기판이 제공된다. 상기 기판 상에 제 1 도전막이 형성된다. 상기 제 1 도전막 및 제 1 절연막을 패터닝하여, 상기 드레인 영역을 노출하는 콘택 홀이 형성된다. 상기 콘택 홀에 매립되는 콘택 플러그가 형성된다. 상기 제 1 도전막을 패터닝하여, 상기 콘택 플러그를 통해 상기 드레인 영역에 전기적으로 연결되는 비트라인, 및 상기 제 2 영역 내의 제 2 게이트 전극이 동시에 형성된다. 상기 제조 방법에 따라서, 신뢰성 있고 성능이 개선된 반도체 소자가 제공될 수 있다.
Abstract translation: 公开了一种制造应用了凹槽沟道阵列晶体管的半导体器件的方法。 根据上述方法，包括第一区域和第二区域，包括第一晶体管在所述第一区域包括第一栅电极，所述沟槽中的所述源极和漏极两个区域旁边埋在沟内， 提供覆盖有第一绝缘膜的基板。 在基板上形成第一导电膜。 第一导电膜和第一绝缘膜被图案化以形成暴露漏极区的接触孔。 嵌入在接触孔中的接触插塞被形成。 通过图案化第一导电膜同时形成通过接触插塞电连接到漏极区域和第二区域中的第二栅电极的位线。 根据上述制造方法，可以提供可靠且改进的半导体器件。
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公开(公告)号：KR1020140095678A
公开(公告)日：2014-08-04
申请号：KR1020130008328
申请日：2013-01-25
Applicant: 삼성전자주식회사
CPC classification number: G02B6/136 , G02B6/43 , H01L27/0617 , H01L27/10894 , H01L27/10897
Abstract: In a method for manufacturing a semiconductor apparatus, a gate structure is formed on a first region of a substrate including first and second areas and an etch barrier film structure is formed on a second region of the substrate. A first interlayer insulating film for covering the gate structure and the etch barrier film structure is formed on the substrate. The etch barrier film structure is exposed by removing a portion of the first interlayer insulating film. The substrate is exposed by removing the etch barrier film structure exposed. An optical device is formed on the exposed substrate.
Abstract translation: 在制造半导体装置的方法中，栅极结构形成在包括第一和第二区域的衬底的第一区域上，并且在衬底的第二区域上形成蚀刻阻挡膜结构。 在衬底上形成用于覆盖栅极结构和蚀刻阻挡膜结构的第一层间绝缘膜。 通过去除第一层间绝缘膜的一部分来暴露蚀刻阻挡膜结构。 通过去除暴露的蚀刻阻挡膜结构来暴露衬底。 在曝光的基板上形成光学器件。
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公开(公告)号：KR1020130137448A
公开(公告)日：2013-12-17
申请号：KR1020120061077
申请日：2012-06-07
Applicant: 삼성전자주식회사
IPC: H01L27/14
CPC classification number: G02B6/12 , G02B6/4207 , G02B6/4214 , G02B6/428 , G02B6/43 , H01L2224/16225 , H01L2924/15174 , H01L2924/15311
Abstract: The technical background of the present invention relates to a semiconductor package and a semiconductor device including the same. The semiconductor package includes a package substrate; multiple connection devices on the package substrate; a semiconductor chip including at least one optical I/O device, which transmits and receives optical signals in a direction skewed from the vertical direction of the lower surface of the package substrate by an optical I/O angle, and electrically connected to the package substrate through the multiple connection device.
Abstract translation: 本发明的技术背景涉及半导体封装和包括该半导体封装的半导体器件。 半导体封装包括封装衬底; 封装衬底上的多个连接器件; 包括至少一个光学I / O装置的半导体芯片，其以从光学I / O角度的从封装基板的下表面的垂直方向倾斜的方向发送和接收光信号，并且电连接到封装基板 通过多重连接设备。
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