公开(公告)号：KR1020060032868A

公开(公告)日：2006-04-18

申请号：KR1020040081861

申请日：2004-10-13

Applicant: 삼성전자주식회사

Inventor： 김재황 ,  윤승범 ,  고광욱 ,  이창훈 ,  김성호 ,  박성철 ,  김주리

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L21/28273 ,  H01L21/823437 ,  H01L21/823468 ,  H01L27/11531

Abstract: 이이피롬 장치 및 그 제조 방법을 제공한다. 이 이이피롬은 반도체기판의 소정영역에 배치되어 활성영역들을 정의하는 소자분리막, 상기 활성영역을 가로지르는 한 쌍의 제어 게이트들, 상기 제어 게이트들 사이에 배치되어 상기 활성영역을 가로지르는 한 쌍의 선택 게이트들, 상기 제어 게이트들과 상기 활성영역 사이에서 차례로 적층된 부유 게이트 및 게이트 층간절연막 패턴, 상기 부유 게이트와 상기 활성영역 사이에 개재된 메모리 트랜지스터의 게이트 절연막 및 상기 메모리 트랜지스터의 게이트 절연막보다 얇은 터널 절연막, 및 상기 선택 게이트들과 상기 활성영역 사이에 개재된 선택 트랜지스터의 게이트 절연막을 포함한다. 이때, 상기 터널 절연막은 상기 부유 게이트의 일측에 정렬되는 것을 특징으로 한다.

公开(公告)号：KR100521379B1

公开(公告)日：2005-10-12

申请号：KR1020030018971

申请日：2003-03-26

Applicant: 삼성전자주식회사

Inventor： 김병호 ,  김주리

IPC: H01L21/8247

Abstract: 본 발명은 이이피롬셀을 제조하는 방법에 관한 것으로서, 제1도전형의 반도체기판에 제2도전형의 제1고농도영역과, 터널산화막, 제1폴리실리콘층, 유전막 및 제2폴리실리콘층을 순차적으로 형성하는 제1단계; 상기 메모리트랜지스터와 상기 선택트랜지스터 사이의 위치에서 상기 제1고농도영역의 가장자리에 선택적 이온주입를 행하여 제2도전형의 제1저농도영역을 형성하는 제2단계; 상기 제1저농도영역이 형성된 위치에 선택적 이온주입을 행하여 제2도전형의 제2저농도영역을 형성하는 제3단계; 상기 제1 및 제2폴리실리콘층과 상기 유전막의 측벽에 스페이서를 형성하는 제4단계; 그리고 선택적 이온주입을 행하여 공통소오스 및 드레인영역을 형성함과 동시에 상기 제2저농도영역이 형성된 위치에 제2도전형의 제2고농도영역을 형성하는 제5단계가 순차적으로 진행된다.

公开(公告)号：KR1020040049122A

公开(公告)日：2004-06-11

申请号：KR1020020076964

申请日：2002-12-05

Applicant: 삼성전자주식회사

Inventor： 김주리 ,  김병호

IPC: H01L21/8247

Abstract: PURPOSE: A method for forming an EEPROM(Electrically Erasable Programmable Read Only Memory) cell is provided to be capable of stably carrying out low energy ion implantation and preventing the decrease of cell current due to the increase of source region resistance. CONSTITUTION: An etching mask(71) is formed on a thick gate isolating layer(63) for exposing a tunnel portion and a source region of a cell memory transistor. The thick gate isolating layer is formed on a substrate(31). The thick gate isolating layer of the source region of the cell memory transistor is removed while the thick gate isolating layer of the tunnel portion is removed. The substrate is partially exposed to the outside. Then, a thin gate isolating layer, the first conductive layer, a dielectric layer, and the second conductive layer are sequentially depositing on the resultant structure. A memory transistor gate is formed by selectively etching the resultant structure. A two-step ion implantation is carried out on the resultant structure.

Abstract translation: 目的：提供一种用于形成EEPROM（电可擦可编程只读存储器）单元的方法，其能够稳定地执行低能量离子注入，并且防止由于源极区电阻的增加而导致的单元电流的降低。 构成：在厚栅极隔离层（63）上形成用于暴露单元存储晶体管的隧道部分和源极区域的蚀刻掩模（71）。 厚栅绝缘层形成在基板（31）上。 去除单元存储晶体管的源极区域的厚栅极隔离层，同时去除隧道部分的厚栅极隔离层。 基板部分地暴露于外部。 然后，在所得到的结构上依次沉积薄栅绝缘层，第一导电层，电介质层和第二导电层。 通过选择性蚀刻所得结构形成存储晶体管栅极。 对所得结构进行两步离子注入。

公开(公告)号：KR100655436B1

公开(公告)日：2006-12-08

申请号：KR1020050072356

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 김주리 ,  한정욱 ,  강성택 ,  이창훈 ,  박성철

IPC: H01L21/336

Abstract: A semiconductor device is provided to avoid a punch-through phenomenon generated by the shrunk size of a transistor and a reduction of a channel length by implanting high-density impurity ions into a channel region. An active region is defined in a substrate(10) by an isolation layer(16). A gate electrode(20) elongates, crossing the active region and the isolation layer. A source region and a drain region are formed in the active region at both sides of the gate electrode. First and second regions(11,12) extend in a channel region under the gate electrode in a direction parallel with the length direction of the channel region, including impurity ions of first and second densities different from each other, respectively. The first density is higher than the second density, and the first region includes an interface between the channel region and the isolation layer.

Abstract translation: 提供半导体器件以避免由于晶体管的尺寸缩小以及通过将高密度杂质离子注入到沟道区域而减小沟道长度而产生的穿通现象。 有源区通过隔离层（16）限定在衬底（10）中。 栅极电极（20）延伸穿过有源区和隔离层。 源极区和漏极区形成在栅电极两侧的有源区中。 第一和第二区域（11,12）分别在包括第一和第二密度的杂质离子的沟道区域的长度方向的平行方向上的栅电极下方的沟道区域中延伸。 第一密度高于第二密度，并且第一区域包括沟道区域与隔离层之间的界面。

公开(公告)号：KR1020050052598A

公开(公告)日：2005-06-03

申请号：KR1020030085766

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김병호 ,  유현기 ,  윤승범 ,  박성철 ,  김주리 ,  김광태 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

公开(公告)号：KR1020040110666A

公开(公告)日：2004-12-31

申请号：KR1020030040087

申请日：2003-06-20

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김상수 ,  유현기 ,  박성철 ,  김병호 ,  김주리 ,  윤승범 ,  한정욱

IPC: H01L29/788

CPC classification number: H01L27/11526 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823892 ,  H01L27/0922 ,  H01L27/105 ,  H01L27/11546

Abstract: PURPOSE: A single chip data processor having an embedded non-volatile memory is provided to increase a scale of integrity of a semiconductor device while maintaining a characteristic of the non-volatile memory by using various optimized transistors. CONSTITUTION: A single chip data processor includes a substrate(100), a first well(131), a second well(141), and a non-volatile memory cell. The substrate has a first doping concentration and a first conductive type. The first well is formed on the substrate. The second well has a depth greater than that of the first well and has a doping concentration higher than the first doping concentration and the first conductive type. The non-volatile memory cell is formed on the second well. The non-volatile memory cell is an EEPROM(Electrically Erasable Programmable Read Only Memory).

Abstract translation: 目的：提供具有嵌入式非易失性存储器的单芯片数据处理器，以通过使用各种优化的晶体管来保持非易失性存储器的特性，从而增加半导体器件的完整性。 构成：单芯片数据处理器包括基板（100），第一阱（131），第二阱（141）和非易失性存储单元。 衬底具有第一掺杂浓度和第一导电类型。 第一个阱形成在衬底上。 第二阱的深度大于第一阱的深度，并且具有高于第一掺杂浓度和第一导电类型的掺杂浓度。 非易失性存储单元形成在第二阱上。 非易失性存储单元是EEPROM（电可擦除可编程只读存储器）。

公开(公告)号：KR1020040084139A

公开(公告)日：2004-10-06

申请号：KR1020030018971

申请日：2003-03-26

Applicant: 삼성전자주식회사

Inventor： 김병호 ,  김주리

IPC: H01L21/8247

Abstract: PURPOSE: A method for fabricating an EEPROM is provided to improve an operating characteristic of a cell by lowering a floating junction resistance of the EEPROM. CONSTITUTION: The first heavily-doped region of the second conductive type, a tunnel oxide layer, the first polysilicon layer, a dielectric layer, and the second polysilicon layer are sequentially formed on the first conductive type semiconductor substrate. The first lightly-doped region of the second conductive type is formed by implanting selectively ions into an edge of the first heavily-doped region between a memory transistor and a selective transistor. The second lightly-doped region of the second conductive type is formed on the first lightly-doped region. A spacer is formed on the first and the second polysilicon layers and a sidewall of the dielectric layer. A common source region and a drain region are formed by a selective ion implantation process. The second heavily-doped region of the second conductive type is formed on the second lightly-doped region.

Abstract translation: 目的：提供一种用于制造EEPROM的方法，以通过降低EEPROM的浮接电阻来改善单元的工作特性。 构成：在第一导电型半导体衬底上依次形成第二导电类型的第一重掺杂区域，隧道氧化物层，第一多晶硅层，电介质层和第二多晶硅层。 第二导电类型的第一轻掺杂区域通过将选择性离子注入到存储晶体管和选择性晶体管之间的第一重掺杂区域的边缘中而形成。 第二导电类型的第二轻掺杂区域形成在第一轻掺杂区域上。 间隔物形成在第一和第二多晶硅层和电介质层的侧壁上。 通过选择性离子注入工艺形成公共源极区域和漏极区域。 第二导电类型的第二重掺杂区域形成在第二轻掺杂区域上。