公开(公告)号：KR1020010026466A

公开(公告)日：2001-04-06

申请号：KR1019990037799

申请日：1999-09-07

Applicant: 삼성전자주식회사

Inventor： 김창래

IPC: G11C7/00

Abstract: PURPOSE: A pulse driver is provided to transmit a pulse inputting signal with a faster speed than a conventional pulse inputting signal. CONSTITUTION: The driver includes a pulse driving portion(110), a reset controlling portion(120) and an output resetting portion(130). The pulse driving portion provides an NMOS transistor(131) and a PMOS transistor having a different size and inverts a pulse inputting signal and then generates an output signal. The reset controlling portion generates a reset signal which is enabled in response to disabling of the pulse inputting signal and disabled in response to disabling of the output signal. The output resetting portion resets the output signal in response to enabling of the reset signal. The pulse driving provides an inverter(111) consisted of the NMOS transistor and the PMOS transistor. The reset controlling portion provides a delaying portion, an inversion AND operating portion and an inverting portion. The delaying portion delays the output signal as a predetermined time. The inversion AND operating portion inverts an output of the delaying portion and the pulse inputting signal and then operates an AND operation. The inverting portion generates the reset signal by inverting an output signal of the inversion AND operating portion.

Abstract translation: 目的：提供脉冲驱动器以比传统脉冲输入信号更快的速度传输脉冲输入信号。 构成：驱动器包括脉冲驱动部分（110），复位控制部分（120）和输出复位部分（130）。 脉冲驱动部分提供具有不同尺寸的NMOS晶体管（131）和PMOS晶体管，并且反转脉冲输入信号，然后产生输出信号。 复位控制部分产生复位信号，该复位信号响应于脉冲输入信号的禁止而被使能，并响应于输出信号的禁用被禁止。 响应于复位信号的使能，输出复位部分复位输出信号。 脉冲驱动提供由NMOS晶体管和PMOS晶体管组成的反相器（111）。 复位控制部分提供延迟部分，反相AND操作部分和翻转部分。 延迟部分将输出信号延迟为预定时间。 反相AND运算部分反转延迟部分的输出和脉冲输入信号，然后进行与运算。 反相部分通过反转反相AND运算部分的输出信号来产生复位信号。

公开(公告)号：KR100253646B1

公开(公告)日：2000-04-15

申请号：KR1019970003183

申请日：1997-02-01

Applicant: 삼성전자주식회사

Inventor： 김창래

IPC: G11C7/00

Abstract: PURPOSE: A signature circuit of semiconductor memory device is provided to prevent a leakage current, through the third power source terminal, which causes a DC voltage drop by storing information of power source affecting the operation of a memory device. CONSTITUTION: The circuit includes first and second powers(VIN_VDD,VIN_GND), first and second terminals(20,30), a buffer(100), the third terminal(40), a pad(10), a switch(200) and a resistance circuit. The first and second powers are selectively connected to a corresponding one of the first and second terminals. The buffer outputs as a switch control signal by buffering one of the first and second powers from a selected one of the first and second terminals. The third terminal supplies the third power. An information detecting signal for detecting information is applied to the pad. The switch is connected to the third terminal and turned on/off in response to the switch control signal. The resistance circuit is located between the switch and the pad.

Abstract translation: 目的：提供半导体存储器件的签名电路，以防止通过存储影响存储器件的操作的电源的信息引起直流电压下降的第三电源端子的漏电流。 构成：电路包括第一和第二功率（VIN_VDD，VIN_GND），第一和第二端子（20,30），缓冲器（100），第三端子（40），焊盘（10），开关（200）和 一个电阻电路。 第一和第二功率选择性地连接到第一和第二端子中相应的一个。 缓冲器通过从所选择的第一和第二端子中的一个中缓冲第一和第二功率之一而输出作为开关控制信号。 第三个终端提供第三个电源。 用于检测信息的信息检测信号被施加到垫。 开关连接到第三端子并且响应于开关控制信号而导通/断开。 电阻电路位于开关和焊盘之间。

公开(公告)号：KR100206720B1

公开(公告)日：1999-07-01

申请号：KR1019960069196

申请日：1996-12-20

Applicant: 삼성전자주식회사

Inventor： 김종영 ,  김창래

IPC: G11C11/413

Abstract: 워드라인 구동에 대한 스피드 로스를 방지하기 위해, 리던던시 디코더를 포함하는 반도체 메모리 장치의 디셀렉트 신호 제공방법이 개시된다. 워드라인을 디스에이블시키는 디셀렉트 신호를 제공하는 방법은 상기 리던던시 디코더의 출력에 상기 디셀렉트 신호가 조합되어 섹션 로우디코더를 제어하도록 함에 의해 디셀렉트 모드에서 셀렉트 모드로의 전환시 노말 워드라인 구동패스의 디코딩 속도를 빠르게 한다.

公开(公告)号：KR100206697B1

公开(公告)日：1999-07-01

申请号：KR1019950054753

申请日：1995-12-22

Applicant: 삼성전자주식회사

Inventor： 김창래 ,  곽충근

IPC: G11C29/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야 :
반도체 메모리의 칼럼 리던던시 회로.
2. 발명이 해결하려고 하는 기술적 과제 :
리던던시 메모리 셀을 채용하는 반도체 메모리에서 페일 구제율을 개선하는 리던던시 회로를 제공함에 있다.
3. 발명의 해결방법의 요지 :
복수 개의 행과 열의 매트릭스 형으로 배열왼 노말 메모리 및 다수의 열로 구분 배열된 리던던시 칼럼 메모리 셀들을 가지는 메로리 셀 어레이와, 상기 리던던시 칼럼 메모리 셀들에 연결된 리던던시 칼럼 디코더와, 상기 노말 메모리 셀들에 연결된 노말 칼럼 디코더와, 상기 리던던시 칼럼 메모리 셀들에 데이터 버스룰 통해 연결된 리던던시 센스 앰프 및 출력버퍼와, 상기 노말 메모리 셀들에 상기 데이터 버스를 통해 연결된 노말 센스 앰프 및 출력버퍼를 포함하는 반도체 메모리 장치의 칼럼 리던던시 회로는, 상기 리던던시 및 노말 출력버퍼와 리던던시 칼럼 프리 디코더간에 연결되며 상기 노말 셀의 결함에 긴인하여 상기 리던던시 칼럼 메모리 셀들이 하나의 칼럼 단위로 선택되는 경우에 상기 출력버퍼의 데이터 통로를 제어하여 상기 대응되� � 칼럼의 리던던시 셀의 데이터가 상기 리던던시 데이터 출력버퍼를 통해 출력되데 한느 입출력 제어수단을 가짐을 특징으로 한다.
4. 발명의 중요한 용도 :
리던던시 메모리 셀을 채용하는 반도체 메모리에 사용된다.

公开(公告)号：KR100140124B1

公开(公告)日：1998-07-15

申请号：KR1019950020768

申请日：1995-07-14

Applicant: 삼성전자주식회사

Inventor： 김창래

IPC: G11C11/413 ,  G11C11/419 ,  G01R31/26

CPC classification number: G11C5/143

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
고 전원 전압에서도 장시간 동안 칩의 신뢰성을 보장하도록 특정 레벨을 감지하는 전원 전압 검출 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
칩이 동작되지 않는 대기상태일 때의 전류의 흐름을 억제하며 고 전원에서 Deviice의 고신뢰성을 보장할 수 있는 전원 전압 검출 회로를 제공함에 있다.
3. 발명의 해결방법의 요지:
제1,2엔형트랜지스터와 제1,2피형트랜지스터를 포함하며 상기 제1전원 전압 노드와 상기 제2기준 전압 노드의 전압이 비교되어 출력되는 차등증폭기와, 게이트는 상기 제2기준 전압 노드와 연결되고 소오스는 접지 전압과 연결되는 제5엔형트랜지스터와, 소오스는 상기 제5엔형트랜지스터의 드레인과 연결되고 게이트에 상기 차동 증폭기를 제어하기 위한 칩선택신호가 인가되는 제3,4엔형트랜지스터와, 드레인은 상기 차동 증폭기의 출력단과 연결되고 소오스는 접지전압과 연결되고 게이트는 제1인버터에 의한 반전된 칩 선택신호가 인가되는 제6엔형트랜지스터와, 상기 제6엔형트랜지스터의 드레인과 연결되어 지연시키는 지연 수단인 제2,3인버터와, 한측에는 상기 제1인버터의 출력단과 연결되고 타측에는 상기 제3인버터의 출력단과 연결되어 칩이 대기상태시 항상 낮은 전압으로 최종 출력되는 NOR게이트로 구비된 것을 요지로 한다.
4. 발명의 중용한 용도:
저 전압에서도 사용할 수 있는 반도체 메모리 장치의 전원 전압 검출 회로에 적합하다.

公开(公告)号：KR1019970052948A

公开(公告)日：1997-07-29

申请号：KR1019950057048

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 신인철 ,  김창래

IPC: H01L21/3205

Abstract: 다중 파워 핀을 갖는 반도체 장치에서의 파워 라인 배선 방법을 개시한다.
반도체 장치에서 파워 핀위치에 따라서 파워 라인의 버싱이 서로 다르게 하는 것을 특징으로 하는 반도체 장치에서의 파워 라인 배선 방법을 제공한다.
상기 파워 라인 버싱은 Vcc 라인과 Vss라인이 주변회로용과 입출력 드라이버회로용으로 서로 분리되어 버싱된다.
따라서, 본 발명에 의하면, 효율적으로 파워 라인 버싱을 함으로서 파워 라인저항을 줄이는 개선 효과를 얻을 수 있다.

公开(公告)号：KR1019920010347B1

公开(公告)日：1992-11-27

申请号：KR1019890020608

申请日：1989-12-30

Applicant: 삼성전자주식회사

Inventor： 박희철 ,  김창래

IPC: G11C11/413

CPC classification number: G11C29/808 ,  G11C29/781 ,  G11C29/806

Abstract: 내용 없음.

公开(公告)号：KR1020090030078A

公开(公告)日：2009-03-24

申请号：KR1020070095404

申请日：2007-09-19

Applicant: 삼성전자주식회사

Inventor： 김창래 ,  장평문

IPC: G11C16/34

CPC classification number: G06F11/1417 ,  G06F11/1004 ,  G06F11/2284 ,  G11C29/42 ,  G11C16/0483

Abstract: A semiconductor memory device and a boot loading method thereof are provided to safely perform a booting operation of a memory system by performing an error detection operation about a boot code. A semiconductor memory device includes a memory and a controller. The memory(110) stores a boot code. The controller(120) loads the boot code from the memory in power up, and performs an error detection operation about the boot code. The controller repeats a boot code loading and the error detection operation until an error detection result is passed. The memory is a flash memory. The error detection operation is performed on an ECC(Error Correction Code) circuit.

Abstract translation: 提供半导体存储器件及其引导加载方法，以通过执行关于引导代码的错误检测操作来安全地执行存储器系统的引导操作。 半导体存储器件包括存储器和控制器。 存储器（110）存储引导代码。 控制器（120）上电加载来自存储器的引导代码，并且执行关于引导代码的错误检测操作。 控制器重复启动代码加载和错误检测操作，直到通过错误检测结果。 内存是闪存。 在ECC（纠错码）电路上执行错误检测操作。

公开(公告)号：KR100648282B1

公开(公告)日：2006-11-23

申请号：KR1020050006840

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 김창래 ,  강동청

IPC: G11C29/00

CPC classification number: G11C29/785

Abstract: 본 발명은 반도체 메모리 장치의 결함 어드레스 저장 회로에 관한 것이다. 본 발명은 퓨즈 영역과 트랜지스터 영역을 포함한다. 상기 퓨즈 영역은 복수개의 퓨즈쌍들로 이루어진다. 상기 트랜지스터 영역은 레이아웃 구조상 상기 퓨즈 영역의 외부에 배치되며, 상기 복수개의 퓨즈쌍들 각각에 연결되는 트랜지스터쌍들로 이루어진다. 여기에서, 상기 트랜지스터쌍들은 일렬로 배치되며, 하나의 버스 라인에 연결된다. 본 발명에 의하면, 반도체 메모리 장치의 면적 및 버스 라인의 개수를 줄일 수 있다.

公开(公告)号：KR1020020001975A

公开(公告)日：2002-01-09

申请号：KR1020000036332

申请日：2000-06-29

Applicant: 삼성전자주식회사

Inventor： 박종열 ,  김창래 ,  정민철 ,  한상집

IPC: G11C11/407

CPC classification number: G11C11/40615 ,  G11C11/4076 ,  G11C11/408 ,  G11C2211/4066

Abstract: PURPOSE: A semiconductor memory device having an address skew free circuit is provided, which can prevent cell data loss by preventing a plurality of memory cells from being selected as an address skew permission range increases. CONSTITUTION: A memory cell array(9) has a plurality of memory cells connected to a plurality of word lines(WL) and a plurality of bit lines(BL), and one memory cell comprises one transistor and one capacitor. A row decoder(8) selects one of the word lines by decoding a row address signal, and a column decoder(11) selects one of the bit lines through a column gate(12) by decoding a column address signal. A write or a read operation mode is determined by a logic state of a write enable signal(WEB) applied to an I/O gate(13). An address transition sensing circuit(2) generates an ATD pulse by sensing the change of an address being output from an address buffer(1). A pulse extension circuit(3) generates a pulse extended signal ATDD by extending the ATD pulse. An ending edge pulse circuit(4) generates a normal operation enable pulse(NRE) by detecting an ending edge of the extended pulse signal ATDD. A pulse extension and OR gate circuit(5) further extends the extended pulse signal ATDD and generates an NERFH signal by OR-gating.

Abstract translation: 目的：提供一种具有地址偏斜自由电路的半导体存储器件，通过防止多个存储单元因地址偏斜允许范围的增加而被选择，从而防止单元数据丢失。 构成：存储单元阵列（9）具有连接到多个字线（WL）和多个位线（BL）的多个存储单元，一个存储单元包括一个晶体管和一个电容器。 行解码器（8）通过解码行地址信号来选择字线之一，并且列解码器（11）通过对列地址信号进行解码来通过列门选择一个位线。 写入或读取操作模式由施加到I / O门（13）的写使能信号（WEB）的逻辑状态确定。 地址转换检测电路（2）通过感测从地址缓冲器（1）输出的地址的变化来产生ATD脉冲。 脉冲延长电路（3）通过扩展ATD脉冲来产生脉冲扩展信号ATDD。 结束边缘脉冲电路（4）通过检测扩展脉冲信号ATDD的结束边沿产生正常工作使能脉冲（NRE）。 脉冲扩展和或门电路（5）进一步扩展扩展脉冲信号ATDD，并通过OR门控产生NERFH信号。