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公开(公告)号：KR1020040089188A
公开(公告)日：2004-10-21
申请号：KR1020030022844
申请日：2003-04-11
Applicant: 삼성전자주식회사
IPC: G11C8/00
Abstract: PURPOSE: A semiconductor memory device capable of accessing all memory cells by a relative address method is provided to improve the productivity and to reduce the manufacturing cost by testing 4 number of memory devices at the same time. CONSTITUTION: A semiconductor memory device capable of accessing all memory cells by a relative address method includes a test device(10) and a plurality of integrated circuit devices(DUT1-DUT4). The test device(10) is provided with the M number of channels. The plurality of integrated circuit devices(DUT1-DUT4) is provided with the N number of channels to interface with outside, respectively. And, the M number of the channels of the test device(10) are connected to the K number of channels among the M number of channels in the integrated circuit devices(DUT1-DUT4) while the integrated circuit devices(DUT1-DUT4) are performs the test operation mode, wherein the N is smaller than M and is equal to or larger than R*K.
Abstract translation: 目的：提供一种通过相对地址方式访问所有存储单元的半导体存储器件，以通过同时测试4个存储器件来提高生产率并降低制造成本。 构成：能够通过相对地址方式访问所有存储单元的半导体存储器件包括测试器件（10）和多个集成电路器件（DUT1-DUT4）。 测试装置（10）具有M个通道。 多个集成电路器件（DUT1-DUT4）分别具有N个通道以与外部接口。 另外，在集成电路装置（DUT1-DUT4）的集合电路装置（DUT1-DUT4）的M个通道中，测试装置（10）的M个通道与K个通道连接， 执行测试操作模式，其中N小于M并且等于或大于R * K。
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公开(公告)号：KR1020010019488A
公开(公告)日：2001-03-15
申请号：KR1019990035918
申请日：1999-08-27
Applicant: 삼성전자주식회사
IPC: H01L21/82
CPC classification number: G11C17/16
Abstract: PURPOSE: A fuse option circuit for an integrated circuit is provided to generate a fuse option signal by detecting that a resistance value after a fuse cutting is increased as compared with a resistance value before the fuse cutting even if the cut fuse is incompletely cut or connected again. CONSTITUTION: The first fuse is disconnected when current more than an established value flows through the first fuse, formed on a chip. The second fuze is installed on the chip in the same way as the first fuze. A unit(20) for cutting a fuse supplies cutting current loop to the first fuse in response to a signal for cutting the fuse. An option signal generating unit(30) compares resistance of the first and second fuses to generate a fuse option signal.
Abstract translation: 目的：提供一种用于集成电路的保险丝选择电路，用于通过检测熔丝切割后的电阻值与熔丝切断前的电阻值相比，即使切断的熔丝未完全切割或连接，也可产生保险丝选择信号 再次。 构成：当电流多于一个已建立的数值流经芯片上形成的第一个保险丝时，第一个保险丝断开。 第二个引信以与第一个引信相同的方式安装在芯片上。 用于切断保险丝的单元（20）响应于用于切断保险丝的信号向第一保险丝提供切断电流回路。 选择信号生成单元（30）比较第一和第二熔丝的电阻以产生熔丝选择信号。
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公开(公告)号：KR1019990018408A
公开(公告)日：1999-03-15
申请号：KR1019970041584
申请日：1997-08-27
Applicant: 삼성전자주식회사
IPC: G11C7/06
Abstract: 분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치가 개시된다. 상기 분리게이트 제어방법을 수행하는 상기 분리게이트 제어회로는, 메모리셀 어레이와, 감지증폭기와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 상기 감지증폭기에 전달하는 분리게이트부갖는 반도체 메모리장치에 있어서, 상기 분리게이트부를 선택하기 위해 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트와, 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리로우가 되는 펄스를 발생하는 펄스발생부, 및 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트 제어신호를 발생하는 제2논리게이트를 구비하는 것을 특징으로 한다. 따라서 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부가 넌엑티브됨으로써, 감지증폭기의 감지증폭 초기에 출력단들에 걸리는 부하가 최소화되므로 감지증폭 속도가 크게 향상되는 장점이 있다.
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公开(公告)号：KR100170316B1
公开(公告)日：1999-02-01
申请号：KR1019950020642
申请日：1995-07-13
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L24/03 , H01L2224/05556 , H01L2924/01004 , H01L2924/01011 , H01L2924/01013 , H01L2924/01014 , H01L2924/01033 , H01L2924/01082 , H01L2924/05042 , H01L2924/10253 , H01L2924/181 , H01L2924/351 , H01L2924/00
Abstract: A bonding pad in a semiconductor device having at least one slit is provided. In the semiconductor device including a passivation layer covering the bonding pad and metal wiring, at least one slit is formed on the bonding pad for electrically connecting the metal wiring to external leads of the semiconductor device. The slit formed in the bonding pad may be filled with a molding compound to buffer the stresses caused by a wire-bonding process. Hence, stress-induced corrosion may be reduced and PCT reliability may be enhanced.
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Patent Agency Ranking
公开(公告)号：KR1019970008531A
公开(公告)日：1997-02-24
申请号：KR1019950020642
申请日：1995-07-13
Applicant: 삼성전자주식회사
IPC: H01L23/48
Abstract: 슬릿을 구비하는 반도체 장치의 패드에 관해 기재되어 있다. 본딩 패드 및 금속 배선을 덮고 있는 패시베이션층을 포함하는 반도체 장치에서, 상기 금속 배선을 반도체 장치의 외부 리드에 전기적으로 연결하는 본딩 패드상에 슬릿을 형성하는 것을 특징으로 하는 반도체 패드 설계 방법을 제공한다.
따라서, 패드의 가장 자리에 슬릿을 만들어 줄 경우 와이어 본딩에 의해 패드에 가해지는 스트레스는 슬릿에 채워진 몰딩 화합물에 의해 스트레스가 어느 정도 수용될 수 있기 때문에 스트레스에 의해 부식을 억제하여 PCT 신뢰성을 개선할 수 있다.-
公开(公告)号：KR1019950028003A
公开(公告)日：1995-10-18
申请号：KR1019940005953
申请日：1994-03-24
Applicant: 삼성전자주식회사
IPC: H01L21/328
Abstract: 본 발명은 반도체기판 상에 형성되고 그 하부에 얇은 절연막이 형성되어 있는 제1도전층; 상기 반도체기판의 일부 영역의 표면근방에 형성되고 두 개 이상의 PN접합을 가진 PN접합부; 상기 PN접합부의 소정영역과 상기 제1도전층을 연결하는 제2도전층; 및 상기 PN접합부의 다른 소정영역과 접속된 제3도전층을 구비하는 반도체장치를 제공한다.
PN접합부로 바이폴라 접합 트랜지스터가 형성되고, 제3도전층이 조절단자로 이용될 때, 플라즈마 공정 중 제1도전층 및 제2도전층에 유기되 이온들은, 상기 바이폴라 접합 트랜지스터를 통해 반도체기판으로 방전된다. 이는 얇은 절연막의 절연파괴를 방지하여 고신뢰도의 반도체소자를 얻을 수 있게 한다.-
公开(公告)号：KR1020070023206A
公开(公告)日：2007-02-28
申请号：KR1020050077518
申请日：2005-08-23
Applicant: 삼성전자주식회사
Inventor： 김홍범
Abstract: 본 발명은 신호 지연 회로의 지연량을 계산하기 위하여 입력단으로부터 기준 펄스 신호를 발생하여 신호 지연 회로로부터 출력되는 지연 신호의 펄스의 개수나 혹은 펄스의 주기를 측정함으로써 신호 지연 회로의 지연량을 측정하는 장치를 공개한다. 이 장치는 기준 펄스 신호를 수신하여 기준 펄스 신호에 대하여 소정의 제1 지연 시간만큼 뒤진 위상을 갖는 지연 펄스 신호를 발생하는 표준 지연 수단 ; 테스트 모드시에 모드 등록 설정 데이터에 응하여 기준 펄스 신호 또는 지연 펄스 신호를 소정의 선택 동작을 행하여 선택적으로 출력하여 이를 상기 표준 지연 수단에 제공하는 선택 수단 ; 및, 상기 표준 지연 수단의 출력 신호를 반전시켜 상기 선택수단에 제공하는 반전 수단을 포함한다.
이 장치에 의하면, 내부 회로의 지연량을 설정할 수 있어서 지연량을 반도체 메모리 장치내의 산포되도록 할 수 있다.-
公开(公告)号：KR100571758B1
公开(公告)日：2006-04-17
申请号：KR1020040033166
申请日：2004-05-11
Applicant: 삼성전자주식회사
Inventor： 김홍범
IPC: G11C29/00
CPC classification number: G11C29/40 , G11C29/34 , G11C2029/0405 , G11C2029/2602
Abstract: 메모리 셀 어레이에 저장된 데이터를 반도체 메모리 장치의 내부에 저장된 테스트 패턴 데이터 또는 테스트 패턴 데이터의 반전 데이터와 비교하여 반도체 메모리 장치의 불량을 검출하는 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법이 개시되어 있다. 반도체 메모리 장치는 메모리 셀 어레이, 테스트 패턴 데이터 저장부, 및 판단부를 포함한다. 판단부는 메모리 셀 어레이내의 데이터가 테스트 패턴 데이터나 테스트 패턴 데이터의 반전 데이터와 같은지 여부를 판단한다. 병렬 비트 테스트 방법은 테스트 패턴 데이터 저장부에 테스트 패턴 데이터를 저장하는 단계, 메모리 셀 어레이에 테스트 패턴 데이터나 그 반전된 데이터를 라이트하는 단계, 메모리 셀 어레이로부터 읽은 리드 데이터가 상기 테스트 패턴 데이터나 그 반전값과 같은지를 판단하는 단계를 포함한다. 따라서, 다양한 테스트 패턴 데이터에 대해 효율적으로 반도체 메모리 장치의 불량을 검출할 수 있다.
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公开(公告)号：KR100541653B1
公开(公告)日：2006-01-10
申请号：KR1020030072172
申请日：2003-10-16
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03M5/08
Abstract: 본 발명은 반도체 장치의 신호 송수신 방법에 관한 것으로서, 보다 상세하게는 반도체 장치에서 다수의 신호들을 하나의 전송선으로 송수신하는 방법에 관한 것이다. 본 발명에 따른 반도체 장치의 신호 송수신 방법은 반도체 장치에서 다수의 신호들을 송수신하는 반도체 장치의 신호 송수신 방법에 있어서, 상기 다수의 신호들을 각각 다른 펄스 폭을 갖는 신호들로 인코딩하는 인코딩 단계; 상기 인코딩된 다수의 신호들을 하나의 신호로 조합하여 하나의 전송선으로 송신하는 단계; 상기 조합된 신호를 입력받아 상기 인코딩된 다수의 신호들로 분리하여 수신하는 단계; 및 상기 인코딩된 다수의 신호들을 원래의 상기 다수의 신호들로 디코딩하는 디코딩 단계를 포함하는 것을 특징으로 한다.
인코딩, 디코딩, 펄스 폭
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