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公开(公告)号：KR1020150096197A
公开(公告)日：2015-08-24
申请号：KR1020140017351
申请日：2014-02-14
Applicant: 삼성전자주식회사
CPC classification number: G01R31/025 , G01R31/2851
Abstract: 반도체 집적회로의 칩 내에서 트랜지스터들 또는 기능 블록들의 누설 전류를 측정할 수 있는 누설 전류 측정 회로가 개시된다. 누설 전류 측정 회로는 연산 증폭기, 제 1 PMOS 트랜지스터, 제 1 스위치, 제 2 PMOS 트랜지스터, 저항 및 아날로그-디지털(A/D) 컨버터를 포함한다. 연산 증폭기는 기준전압과 피드백 전압의 차이를 증폭한다. 제 1 PMOS 트랜지스터는 연산증폭기의 출력전압이 인가되는 게이트, 제 1 전원전압에 연결된 소스, 및 피드백 노드에 연결된 드레인을 갖는다. 제 1 스위치는 피드백 노드와 테스트 블록 사이에 연결된다. 제 2 PMOS 트랜지스터는 제 1 PMOS 트랜지스터의 게이트에 연결된 게이트, 제 1 전원전압에 연결된 소스를 갖는다. 저항은 제 2 PMOS 트랜지스터의 드레인과 접지 사이에 연결된다. A/D 컨버터는 저항의 양단에 걸리는 제 1 전압신호에 대해 아날로그-디지털(A/D) 변환을 수행하고 출력 데이터를 발생한다.
Abstract translation: 公开了一种泄漏电流测量电路，其可以测量半导体集成电路芯片中的晶体管或功能块的漏电流。 漏电流测量电路包括：运算放大器; 第一PMOS晶体管; 第一个开关 第二PMOS晶体管; 一个电阻; 和模拟数字（A / D）转换器。 运算放大器放大参考电压和反馈电压之间的差值。 第一PMOS晶体管具有施加运算放大器的输出电压的栅极，连接到第一电源电压的源极和连接到反馈节点的漏极。 第一个开关连接到反馈节点和一个测试块。 第二PMOS晶体管具有连接到第一PMOS晶体管的栅极的栅极和连接到第一电源电压的源极。 电阻器连接在第二PMOS晶体管的漏极和接地之间。 模拟数字（A / D）转换器对施加到电阻器两端的第一电压信号进行模数（A / D）转换，并产生输出数据。
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公开(公告)号：KR1020150050194A
公开(公告)日：2015-05-08
申请号：KR1020130131703
申请日：2013-10-31
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
IPC: H03K3/03
CPC classification number: G06F17/5036 , G06F2217/10
Abstract: 발진기의동작오류를발생하는초기조건을구할수 있는발진기의동작검증방법이개시된다. 발진기의동작검증방법은초기조건공간내부의각 지점에대해 Monte-Carlo 시뮬레이션을수행하는단계, 주파수오류가존재하는지판단하는단계, 주파수오류가존재하면발진오류가존재함을알리는단계, 주파수오류가존재하지않으면현재까지얻은정착시간최대값보다더 큰정착시간을가질확률이최대인지점을결정하는단계, 및결정된지점에대해 Monte-Carlo 시뮬레이션을수행한후 주파수오류가존재하는지판단하는단계를포함한다.
Abstract translation: 本发明公开了能够获得振荡器的操作误差的初始状态的振荡器的验证方法。 振荡器的验证方法包括以下步骤：在初始条件下对空间内的每个点执行蒙特卡罗模拟; 确定是否存在频率误差; 如果存在频率误差，则通知振荡误差的存在; 确定如果不存在频率误差，则具有比迄今为止获得的最大设定时间更长的设定时间的最大概率点; 并且确定在确定点的蒙托卡罗模拟之后是否存在频率误差。
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公开(公告)号：KR1020140112241A
公开(公告)日：2014-09-23
申请号：KR1020130026725
申请日：2013-03-13
Applicant: 삼성전자주식회사
CPC classification number: H03L7/10 , H03L7/095 , H03L7/0997 , H03L2207/50
Abstract: A method for operating all-digital phase-locked loop (ADPLL) comprises a step of comparing a reference clock signal with a feedback signal of the ADPLL and outputting a comparison signal according to the comparison result, and a step of detecting whether the ADPLL is locked by using a toggling number of the comparison signal.
Abstract translation: 一种用于操作全数字锁相环（ADPLL）的方法包括将参考时钟信号与ADPLL的反馈信号进行比较并根据比较结果输出比较信号的步骤，以及检测ADPLL是否为 通过使用切换数字的比较信号锁定。
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公开(公告)号：KR101367279B1
公开(公告)日：2014-02-28
申请号：KR1020070069729
申请日：2007-07-11
Applicant: 삼성전자주식회사
CPC classification number: G09G3/2096 , G09G3/3685 , G09G5/008 , G09G2330/06
Abstract: 본 발명은 평판 디스플레이 장치에 관한 것으로, 구체적으로는 인트라 판넬 인터페이스(Intra-Panel Interface)에 관한 것이다.
여기에 개시된 디스플레이 장치는 하이 상태, 로우 상태, 및 미들 상태 중 적어도 어느 하나를 가지는 데이터 비트, 상기 미들 상태를 가지는 더미 신호, 및 상기 더미 신호의 다음 비트로 하이 상태 및 로우 상태 중 적어도 어느 하나를 가지는 클록 신호를 포함하는 임베디드 클록 데이터 신호; 그리고 상기 임베디드 클록 데이터 신호를 전송받는 컬럼 드라이버를 포함하되, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 하이 상태인 경우 상기 클록 신호는 하이 상태이고, 상기 클록 신호의 이전 비트들이 적어도 하나 이상 미들 상태이고, 상기 미들 상태인 클록 신호들의 이전 비트가 로우 상태인 경우 상기 클록 신호는 로우 상태인 것을 특징으로 한다.-
公开(公告)号：KR1020090006411A
公开(公告)日：2009-01-15
申请号：KR1020070069729
申请日：2007-07-11
Applicant: 삼성전자주식회사
CPC classification number: G09G3/2096 , G09G3/3685 , G09G5/008 , G09G2330/06
Abstract: A display device capable of transferring data signal embedding clock is provided to reduce electromagnetic wave interference and power consumption in data transmitting process by reducing the number of channel for transmitting data. A timing controller(100) controls a column driver(200) and a gate driver(300). The column driver is connected to a source of a plurality of NMOSs(N-channel Metal Oxide Semiconductor)(410). The gate driver is connected to a gate of a plurality of NMOSs. A plurality of pixel electrodes(420) is connected to a drain of the NMOS. A display unit(400) includes a plurality of NMOSs and a plurality of pixel electrodes. The timing controller receives an image signal(Input Data) and an external clock(ext CLK) from outside, and generates a column signal and a gate signal corresponding to the image signal. The column signal is transmitted to the column driver. The gate signal is transmitted to the gate driver. The column driver and the gate driver control the NMOS in order to activate the pixel electrode.
Abstract translation: 提供能够传送数据信号嵌入时钟的显示装置，通过减少发送数据的信道数量来减少数据发送处理中的电磁波干扰和功耗。 定时控制器（100）控制列驱动器（200）和门驱动器（300）。 列驱动器连接到多个NMOS（N沟道金属氧化物半导体）的源极（410）。 栅极驱动器连接到多个NMOS的栅极。 多个像素电极（420）连接到NMOS的漏极。 显示单元（400）包括多个NMOS和多个像素电极。 定时控制器从外部接收图像信号（输入数据）和外部时钟（外部时钟），并产生与图像信号对应的列信号和门信号。 列信号被传送到列驱动器。 门信号被传送到门驱动器。 列驱动器和栅极驱动器控制NMOS以激活像素电极。
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Patent Agency Ranking
公开(公告)号：KR1020090006339A
公开(公告)日：2009-01-15
申请号：KR1020070069581
申请日：2007-07-11
Applicant: 삼성전자주식회사
IPC: G05F1/613
CPC classification number: G05F1/613 , G11C16/28 , H03K19/018528
Abstract: A transmitter and voltage mode interface system including the same are provided to remove quantization error by using analog mode instead of digital mode. A transmitter(10) outputs a first differential signal and a second differential signal through a first output node(DP) and a second output node(DN), and includes a first regulator(110), a second regulator(120), a first to a fourth driving circuit(130-1~130-4), and an impedance matching block(160). A channel(30) is coupled with the first output node and the second output node, and transmits the first differential signal and the second differential signal to a receiver(20). A termination impedance of transmitting side and a termination impedance of receiving side are matched in order to prevent reflection of the first differential signal and the second differential signal.
Abstract translation: 提供包括其的发射机和电压模式接口系统以通过使用模拟模式而不是数字模式来消除量化误差。 发射机（10）通过第一输出节点（DP）和第二输出节点（DN）输出第一差分信号和第二差分信号，并包括第一调节器（110），第二调节器（120） 到第四驱动电路（130-1〜130-4）和阻抗匹配块（160）。 通道（30）与第一输出节点和第二输出节点耦合，并将第一差分信号和第二差分信号发送到接收器（20）。 为了防止第一差分信号和第二差分信号的反射，发送侧的终端阻抗和接收侧的终端阻抗匹配。
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公开(公告)号：KR100504109B1
公开(公告)日：2005-10-14
申请号：KR1019980000312
申请日：1998-01-08
Applicant: 삼성전자주식회사
IPC: H03M1/14
Abstract: 본 발명에 따른 아날로그-디지털 변환기는 다른 기준 전압들을 발생하는 기준 전압 발생 회로와; 상기 기준 전압들을 각각 제공받는 그리고 입력 신호를 공통으로 제공받는 프리-앰프들로 구성되는 프리-앰프 블럭과; 동작 주파수에 따라 상기 프리-앰프들의 출력들을 래치하기 위한 래치 블럭을 포함하되, 상기 각 프리-앰프는 제 1 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 1 비교기 및; 제 2 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 2 비교기로 구성되고, 상기 제 1 및 제 2 비교기들은 상기 제 1 및 제 2 클럭 신호들에 응답해서 일련의 자동 제로 구간 및 증폭 구간에 따라 번갈아 동작함과 아울러 상기 제 1 및 제 2 클럭 신호들은 상기 동작 주파수에 비해서 낮은 주파수를 갖는다.
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公开(公告)号：KR1019990065071A
公开(公告)日：1999-08-05
申请号：KR1019980000144
申请日：1998-01-06
Applicant: 삼성전자주식회사
IPC: H03M1/12
Abstract: 본 발명은 아날로그-디지탈 변환기에 관한 것으로서, 더 구체적으로는 삽입 방법에 의한 아날로그-디지탈 변환기에 관한 것으로서, 외부로부터 전원전압을 인가 받고, 이를 분배하는 분배 회로와; 상기 분배된 전압들을 인가 받고, 이를 증폭하는 증폭 회로와; 상기 증폭 회로로부터 증폭된 전압들을 인가 받고, 이를 상호 비교 및 출력하는 비교 회로들을 포함하는 아날로그-디지탈 변환기.
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公开(公告)号：KR100182034B1
公开(公告)日：1999-04-15
申请号：KR1019950040093
申请日：1995-11-07
Applicant: 삼성전자주식회사
IPC: H03M3/02
Abstract: 이 발명은 시그마-델타 변조를 이용한 고차 잡음 정형 변조기에 관한 것으로, 디지탈 신호를 입력받아 시그마-델타 변조에 의해 잡음을 정형하여 출력하는 제1변조부(60)와, 상기 제1변조부(60)에서 출력되는 신호에서 잡음 성분을 추출하여 출력하는 뺄셈기(70)와, 상기 뺄셈기(70)로부터 출력되는 잡음 성분 신호를 입력받아 시그마-델타 변조에 의한 잡음 정형하고 양자화 잡음을 제거하는 양자화 잡음 제거부(80)와, 상기 제1변조부(60)로부터 출력되는 신호와 양자화 잡음 제거부(80)로부터 출력되는 신호를 입력받아 더하여 출력하는 덧셈기(90)로 이루어져 있으며, 디지탈 신호를 아날로그 신호로 변환시키거나, 반대로 아날로그 신호를 디지탈 신호로 변환시키는 경우에 발생하는 잡음을 제거하는 데에 있어서, 잡음 정형 구조를 다단계로 구성함으로써, � �종 출력의 비트수를 줄이고, 후단의 필터링 차수를 감소시켜 고차 구조로의 확장이 가능하며, 회로의 크기를 줄일 수 있는 시그마-델타 변조를 이용한 고차 잡음 정형 변조기에 관한 것이다.
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公开(公告)号：KR200136377Y1
公开(公告)日：1999-02-18
申请号：KR2019960003233
申请日：1996-02-27
Applicant: 삼성전자주식회사
Inventor： 박재진
IPC: H01L29/84
Abstract: 본 고안은 니들밸브(Needle Valve)를 구비하는 반도체 제조장비에 관해 개시한다. 본 고안에 의한 반도체 제조장비는 실린더와 상기 실린더의 한 면에 연결된 실린더에 유입되는 공기조절용 수단으로 깊은 홈내에 나사가 형성된 니들밸브를 구비하는 반도체 제조장비에 있어서, 상기 니들밸브의 나사대신 공기조절용 손잡이와 상기 손잡이 축에 형성된 상기 손잡이를 잠글 수 있는 잠금장치를 구비하는 것을 특징으로 한다.
따라서 본 고안에 의한 니들밸브를 구비하는 반도체 제조장비를 사용하면, 공기 조절용 손잡이와 잠금장치를 이용함으로써 니들밸브를 구비하는 반도체 제조장비에 유입되는 공기량을 종래와 같은 시계드라이브를 사용함이 없이 쉽고 정확하게 조절할 수 있다. 따라서 웨이퍼 이송장치가 실린더에 유입되는 공기량에 의해 영향을 받는 것을 최소한으로 줄일 수 있다.
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