公开(公告)号：KR1020000034921A

公开(公告)日：2000-06-26

申请号：KR1019990038400

申请日：1999-09-09

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  박찬종

IPC: G11C11/34

CPC classification number: G11C7/1057 ,  G11C7/1051 ,  G11C7/1069

Abstract: PURPOSE: A packet-type semiconductor memory device is provided to have a current control circuit which obtains a division voltage of a normal state and minimizes a variation of VOH and VOL voltages. CONSTITUTION: A packet-type semiconductor memory device comprises first and second pads (P31,P32), an output driver(O31), a current control circuit(CT31) and a control circuit(L31). The output driver(O31) is connected to drive the second pad(P32), and the control circuit(L31) generates control signals(Q0-Q5) for controlling a current driving capacity of the output driver(O31), based on an enable signal(CNT) and control bits(ICTR0-ICTR5). The control signals(Q0-Q5) are applied to gates of corresponding transistors(N31-N36) of the output driver(O31). The current control circuit(CT31) divides a voltage between the first and second pads(P31,P32) in response to a current control enable signal(CCTG), and compares the divided voltage(Vcmp) with a reference voltage(Vref) to output the control bits(ICTR0-ICTR5). The current control circuit(CT31) contains a first buffer(T31) and a second buffer(T32). The first buffer(T31) serves as a transfer circuit for transferring a voltage(VOH) of the first pad(P31), and directly outputs the voltage(VOH) to an output terminal in response to the current control enable signal(CCTG). The second buffer(T32) serves as a transfer circuit for transferring a voltage(VOL) of the second pad(P32), and directly outputs the voltage(VOL) to an output terminal in response to the current control enable signal(CCTG).

Abstract translation: 目的：提供分组型半导体存储器件以具有获得正常状态的分压的电流控制电路，并使VOH和VOL电压的变化最小化。 构成：分组型半导体存储器件包括第一和第二焊盘（P31，P32），输出驱动器（O31），电流控制电路（CT31）和控制电路（L31）。 输出驱动器（O31）被连接以驱动第二焊盘（P32），并且控制电路（L31）基于使能而产生用于控制输出驱动器（O31）的电流驱动能力的控制信号（Q0-Q5） 信号（CNT）和控制位（ICTR0-ICTR5）。 控制信号（Q0-Q5）被施加到输出驱动器（O31）的相应晶体管（N31-N36）的栅极。 电流控制电路（CT31）响应于电流控制使能信号（CCTG），对第一和第二焊盘（P31，P32）之间的电压进行分压，并将分压电压（Vcmp）与参考电压（Vref）进行比较以输出 控制位（ICTR0-ICTR5）。 电流控制电路（CT31）包含第一缓冲器（T31）和第二缓冲器（T32）。 第一缓冲器（T31）用作传送第一焊盘（P31）的电压（VOH）的传送电路，并且响应于电流控制使能信号（CCTG）将电压（VOH）直接输出到输出端子。 第二缓冲器（T32）用作用于传送第二焊盘（P32）的电压（VOL）的传送电路，并且响应于电流控制使能信号（CCTG）将电压（VOL）直接输出到输出端子。

公开(公告)号：KR100181202B1

公开(公告)日：1999-04-15

申请号：KR1019950012692

申请日：1995-05-20

Applicant: 삼성전자주식회사

Inventor： 서동일 ,  정세진 ,  박찬종 ,  한대근

IPC: G11C7/00

Abstract: 본 발명은 특히 멀티 입출력선으로 형성되는 칩아키텍쳐에 따라 구현되어 고대역폭을 달성하도록 하는 반도체 메모리 장치 및 그 신호선 배치 방법에 도모하기 위한 것으로, 다수개의 메모리 쎌을 저장하는 기준 블럭과, 상기 기준 블럭이 칩의 길이방향으로 다수개로 형성되어 이루어지는 단위어레이와, 상기 단위어레이가 상기 길이방향과 직각으로 되는 세로방향으로 다수개로 형성되어 이루어지는 서브어레이와, 상기 길이방향으로 신장되는 워드라인과, 상기 세로방향으로 신장되는 비트라인 쌍과, 상기 서브어레이의 상부에 형성하되 상기 비트라인 쌍방향으로 신장되며 비트라인 쌍 다수개에 하나씩 대응 접속되는 데이터 입출력선쌍과, 상기 비트라인 쌍과 데이터 입출력선 쌍을 접속시키는 컬럼게이트와, 상기 비트라인 쌍방향으로 신장되며 상기 컬럼게이트를 제어하는 컬럼선택선과, 상기 데이터 입출력선 쌍 다수개에 하나씩 대응 접속되는 메인데이타 입출력선 쌍과, 상기 다수개의 데이터 입출력선 쌍과 하나의 메인데이타 입출력선 쌍을 접속하는 멀티플렉서를 구비하여, 상기 메인데이타 입출력선 쌍의 수만큼 각각의 단위어레이로부터 데이터를 액세스하는 반도체 메모리 장치 및 그 신호선 배치 방법을 개시하고 있다.

公开(公告)号：KR1019970055517A

公开(公告)日：1997-07-31

申请号：KR1019950066958

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: H03K19/00

Abstract: 대기 상태(stand-by) 전류를 저감시킨 입력버퍼를 개시한다.
가변 저항 수단, 비교수단 및 버퍼수단으로 구성된 반도체 메모리 장치의 입력버퍼에 있어서, 전원 전압원이 입력신호에 의하여 제어되는 가변저항 수단 및 상기 비교수단 부위에 의하여 직렬 연결되며 상기 가변저항은 상기 입력신호가 대기 상태임을 나타낼 때 최대가 되는 대기 상태(stand-by) 전류가 작은 티티엘(TTL) 입력 버퍼를 제공한다.
상기의 가변저항이 PMOS 트랜지스터이며, 상기 PMOS 트랜지스터의 게이트에는 상기의 입력신호가 접속된다.
본 발명에 의하면, 가변 저항 수단에 의해 대기 전류의 소모가 극소화되어 입력버퍼의 대기상태시 소비전력을 극소화 할 수 있다.

公开(公告)号：KR1019960025702A

公开(公告)日：1996-07-20

申请号：KR1019940035780

申请日：1994-12-21

Applicant: 삼성전자주식회사

Inventor： 박찬종 ,  윤세승 ,  김병철

IPC: G11C5/14

Abstract: 1.청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치.
2.발명이 해결하려고 하는 기술적 과제
반도체 메로리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작 방지.
3.발명의 해결 방법의 요지
반도체 메모리장치에서 초기 전원의 불안정으로 인한 내부회로의 오동작 방지하기 위하여, 오동작방지회로가, 기준전압을 입력하는 제1입력노드와, 전원전압을 입력하는 제2입력노드와, 상기 제1입력노드 및 제2입력노드의 전압을 비교하여 출력하는 수단과 상기 비교수단의 출력을 입력하며, 상기 비교결과신호가 소정 전압레벨을 초과할 시 스위칭되어 출력하는 수단으로 구성함.
4.발명의 중요한 용도
반도체 메모리장치에서 초기 전원 불안으로 인한 발생될 수 있는 내부회로의 동작들을 전원전압이 안정된 상태에서 공급.

公开(公告)号：KR100307634B1

公开(公告)日：2001-11-07

申请号：KR1019990038400

申请日：1999-09-09

Applicant: 삼성전자주식회사

Inventor： 송기환 ,  박찬종

IPC: G11C11/34

CPC classification number: G11C7/1057 ,  G11C7/1051 ,  G11C7/1069

Abstract: VOH 및 VOL의변화를최소화하고신속하고정확하게정상상태의분배전압을얻을수 있는전류제어회로및 이를구비하는패킷방식반도체메모리장치가개시된다. 상기전류제어회로는, 전류제어인에이블신호에응답하여제1패드의전압(VOH)을그대로전달하는제1차동증폭형버퍼, 상기전류제어인에이블신호에응답하여제2패드의전압(VOL)을그대로전달하는제2차동증폭형버퍼, 및상기제1차동증폭형버퍼의출력과상기제2차동증폭형버퍼의출력사이의전압을분배하여분배전압을출력하는전류미러형전압분배기를구비하는것을특징으로한다. 따라서상기전류제어회로를구비하는패킷방식반도체메모리장치에서는상기전류제어회로가 VOH 및 VOL의변화를최소화하고신속하고정확하게정상상태의분배전압을얻음으로써상기제2패드를구동하는출력드라이버의전류구동능력이빠르게조절될수 있는장점이있다.

公开(公告)号：KR1020010009697A

公开(公告)日：2001-02-05

申请号：KR1019990028210

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: G11C11/24

CPC classification number: G11C11/4074 ,  G11C5/063

Abstract: PURPOSE: A semiconductor integrated circuit is provided to effectively shield signal lines so that operation characteristics of the semiconductor integrated circuit are improved. CONSTITUTION: A semiconductor integrated circuit includes a shield line(34) between the first signal line(36) and the second signal line(38) which is close-by the first signal line(36). A terminal of the shield line(34) is connected to a common terminal(CN) of memory cell capacitors(C) in a memory cell array(30). A voltage from a voltage supplying source(32) is applied to the memory cell array(30). An electric potential of the common terminal(CN) of the memory cell capacitors(C) is different with an electric potential of an external voltage source. Thereby, the signal lines are effectively shielded so that operation characteristics of the semiconductor integrated circuit are improved.

Abstract translation: 目的：提供半导体集成电路，有效屏蔽信号线，提高半导体集成电路的工作特性。 构成：半导体集成电路包括位于第一信号线（36）和靠近第一信号线（36）的第二信号线（38）之间的屏蔽线（34）。 屏蔽线（34）的端子连接到存储单元阵列（30）中的存储单元电容器（C）的公共端（CN）。 来自电压源（32）的电压被施加到存储单元阵列（30）。 存储单元电容器（C）的公共端子（CN）的电位与外部电压源的电位不同。 由此，可有效地屏蔽信号线，从而提高半导体集成电路的工作特性。

公开(公告)号：KR1020010002741A

公开(公告)日：2001-01-15

申请号：KR1019990022698

申请日：1999-06-17

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: G11C5/14

Abstract: PURPOSE: A semiconductor memory device having an input/output line architecture to reduce an electric power consumption is provided to activate an I/O line only for a data of a bit line sensing and amplifying apparatus to reduce current consumption and simultaneously chip size. CONSTITUTION: A semiconductor memory device having an input/output line architecture to reduce an electric power consumption includes a memory array(110) and a first selector(108). The memory array transmits a p(p>m) bit data generating in one block among n memory blocks to a local data input/output bus in response to a first column selecting signal and a memory block selecting signal. The first selector is connected to the outside of the memory array, selects m bit data in response to a second column selecting signal from the p bit data being transmitted from a local data input/output bus, and transmits to a global input/output line of the m bit.

Abstract translation: 目的：提供具有用于降低电力消耗的输入/输出线结构的半导体存储器件，以激活仅针对位线感测和放大装置的数据的I / O线，以减少电流消耗和同时芯片尺寸。 构成：具有用于降低功耗的输入/输出线结构的半导体存储器件包括存储器阵列（110）和第一选择器（108）。 存储器阵列响应于第一列选择信号和存储块选择信号，将在n个存储块中的一个块中生成的p（p> m）位数据发送到本地数据输入/输出总线。 第一选择器连接到存储器阵列的外部，响应于从本地数据输入/输出总线发送的p位数据中的第二列选择信号选择m位数据，并发送到全局输入/输出线 的m位。

公开(公告)号：KR1020000019706A

公开(公告)日：2000-04-15

申请号：KR1019980037945

申请日：1998-09-15

Applicant: 삼성전자주식회사

Inventor： 최정환 ,  박찬종

IPC: H01L23/36

Abstract: PURPOSE: A semiconductor device module and its radiation system is provided which have new construction, operate more stably by improving the heat radiation problem to prevent bad operation due to temperature rise caused by tendency of the semiconductor device towards high-speed and high-capacity. CONSTITUTION: A semiconductor device module(10) comprises many semiconductor devices,printed circuit board on which the semiconductor devices are mounted and which are combined by circuit pattern to accomplish electrical connection, and a heat radiation plate(16) which is mounted to the printed circuit board to radiate outward the heat occurred in response to the operation of the semiconductor device. A thermoelectric cooler(17) operated according to the operation of the semiconductor device is arranged on the heat radiation plate. A heat radiation system(20) comprises the semiconductor devices, the printed circuit board, the heat radiation plate, a semiconductor device module having thermoelectric cooler mounted to the heat radiation plate, a temperature sensor(22) for measuring temperature of the semiconductor device module, and a controller(21) for driving the thermoelectric cooler when temperature value measured by the sensor is above a predetermined temperature. Accordingly, overall temperature of the module is rapidly lowered since heat is rapidly dissipated and radiated. Also, since volume of the cooler is small, overall volume occupied by the module is not large. The resultant system has low noise because there is no great noise source like cooling fan.

Abstract translation: 目的：提供一种半导体器件模块及其辐射系统，其具有新的结构，通过改善散热问题更稳定地工作，以防止由于半导体器件朝向高速和大容量的趋势而引起的温度上升导致的不良操作。 构成：半导体器件模块（10）包括许多半导体器件，其上安装有半导体器件的印刷电路板，并且通过电路图案组合以实现电连接;以及散热板（16），其安装到印刷 电路板向外辐射发生的响应于半导体器件的操作的热量。 根据半导体器件的操作操作的热电冷却器（17）布置在散热板上。 散热系统（20）包括半导体器件，印刷电路板，散热板，具有安装在散热板上的热电冷却器的半导体器件模块，用于测量半导体器件模块的温度的温度传感器（22） 以及用于当所述传感器测量的温度值高于预定温度时驱动所述热电冷却器的控制器（21）。 因此，由于热被快速消散和辐射，所以模块的总体温度迅速降低。 此外，由于冷却器的体积小，所以模块占用的总体积不大。 所产生的系统噪音低，因为没有像冷却风扇那样的噪音源。

公开(公告)号：KR100177752B1

公开(公告)日：1999-04-15

申请号：KR1019950031524

申请日：1995-09-23

Applicant: 삼성전자주식회사

Inventor： 박찬종

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치의 데이타 전송 회로에 관한 것으로, 특히 데이타 전송전압을 사용하지 않고 데이타 전송라인의 전압 변동폭을 최소화하여 데이타를 고속으로 목적지까지 전송하는 데이타 전송 회로에 관한 것이다. 상기의 데이타 전송 회로는 데이타라인쌍으로 입력되는 데이타들이 제1논리를 가질 때 응답하여 상기 데이타 전송라인쌍을 제1전압으로 프리차아지하고 상기 입력 데이타들이 배타적일때 응답하여 상기 데이타 전송라인쌍중 하나의 데이타 전송라인이 임피던스를 가변하는 프리차아지수단과, 제1제어펄스의 활성화에 응답하여 상기 데이타 전송라인쌍의 각 라인에 제2전원전압을 충전시키는 전하충전수단과, 제2전원전압의 레벨로 프리차아지된 두개의 감지노드를 가지며 제2제어펄스의 활성화에 의해 상기 두 감지노드의 전위변화를 검출하여 상기 데이타 전송라인쌍의 데이타를 디벨로프하는 데이타 검출수단과, 상기 데이타 전송라인쌍의 제1, 제2데이타 전송라인과 상기 두개의 감지노드의 사이에 각각 채널이 접속되며 상기 제2제어펄스의 활성� ��에 응답하여 상기 채널을 형성하는 스위칭수단으로 구성된다.

公开(公告)号：KR100172347B1

公开(公告)日：1999-03-30

申请号：KR1019950055738

申请日：1995-12-23

Applicant: 삼성전자주식회사

Inventor： 박찬종 ,  정세진

IPC: G11C29/00

CPC classification number: G11C29/38 ,  G11C29/26

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야.
본 발명은 반도체 메모리장치의 병렬테스트회로에 관한 것으로, 특히 집적화에 유리한 회로구성을 지니는 반도체 메모리장치의 병렬테스트회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제.
종래기술에 의한 병렬 테스트동작시 데이타의 상태를 알아아보기 위하여서는 옵션으로 되어 있는 회로를 동작시켜야 한다. 즉, 종래기술에서는 각 데이타 출력라인마다 멀티플렉서와 원, 제로 비교기와 원, 제로, 하이-임피던스 비교기가 모두 접속되어 있어야만 한다. 또한 데이타 패스의 전반부부터 데이타 출력버퍼까지의 패스가 결정되기 때문에 멀티플렉서의 레이아웃 및 제어가 복잡하게 된다. 이러한 경우, 상기 비교기가 칩내부에서 차지하는 면적이 크고, 제어가 어렵게 된다. 따라서 제어패스를 간소화하여 단순하게 동작을 실행할 수 있으면서, 칩면적이 줄어든 반도체 메모리장치의 병렬 테스트회로를 구현하는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지.
메모리블럭에 인접하여 형성된 복수개의 데이타 출력라인을 통하여 전송되는 다수의 셀데이타를 비교하는 다수개의 제1비교기와, 상기 다수개의 제1비교기의 출력단에 공통으로 접속되며 상기 다수개의 제1비교기출력을 전달받아 2차적으로 비교하기 위한 제2비교기와, 상기 제2비교기의 출력을 멀티플레싱하기 위한 소정의 멀티플렉서와, 상기 멀티플렉서의 출력단과 선택적으로 접속되는 제1 및 제2스위칭수단과, 상기 제1 및 제2 스위칭수단의 출력단들에 공통으로 접속되며 상기 제1 및 제2스위칭수단의 출력을 버퍼링하는 소정의 데이타 출력버퍼를 구비하며, 소정의 제1동작시 상기 멀티플렉서와 상기 제1스위칭수단을 접속하고, 소정의 제2동작시 상기 멀티플렉서와 상기 제2스위칭수단을 접속하여 2방식의 데이타 테스트를 실행함을 특징으로 하� �� 반도체 메모리장치의 병렬 테스트회로를 구현하므로써 상기 과제를 해결하게 된다.
4. 발명의 중요한 용도.
제어가 간편하면서도 칩면적이 줄어든 반도체 메모리장치의 병렬 테스트회로.