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公开(公告)号：KR1020030001826A
公开(公告)日：2003-01-08
申请号：KR1020010037633
申请日：2001-06-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C11/40615 , G11C29/50016
Abstract: PURPOSE: A self-refresh circuit of a semiconductor memory device and a method for the same are provided to test a characteristics of a memory cell, a self-refresh logic and a self-refresh period in response to a refresh period with changing the refresh period by a predetermined value. CONSTITUTION: A self-refresh circuit(100) of a semiconductor memory device includes a refresh enable signal generation circuit(11) for generating a refresh enable signal(Refresh_en) in response to a test mode signal(S.R TEST MODE) or a power short signal, a pulse generation circuit(13) for generating a refresh pulse(RFSH) in response to the refresh enable signal(Refresh_en) and a selection circuit(15) for selecting an external pulse inputted thereto from the refresh pulse(RFSH) or the outside of the semiconductor memory device in response to the test mode signal(S.R TEST MODE), wherein the semiconductor memory device implements the self-refresh in response to the output signal of the selection circuit(15) and the refresh enable signal(Refresh_en).
Abstract translation: 目的：提供一种半导体存储器件的自刷新电路及其方法，用于测试存储单元的特性，自刷新逻辑和自刷新周期，以响应刷新周期而改变刷新 周期达预定值。 构成：半导体存储器件的自刷新电路（100）包括用于响应于测试模式信号（SR TEST MODE）或电源短路产生刷新使能信号（Refresh_en）的刷新使能信号产生电路（11） 信号，用于响应于刷新使能信号（Refresh_en）产生刷新脉冲（RFSH）的脉冲发生电路（13）和用于从刷新脉冲（RFSH）或者从刷新脉冲（RFSH））选择输入的外部脉冲的选择电路（15） 响应于测试模式信号（SR TEST MODE）在半导体存储器件外部，其中半导体存储器件响应于选择电路（15）的输出信号和刷新使能信号（Refresh_en）实现自刷新， 。
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公开(公告)号：KR100327344B1
公开(公告)日：2002-03-06
申请号：KR1020000002481
申请日：2000-01-19
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: 반도체 메모리 장치의 출력 데이터의 슬루 레이트를 제어하는 데이터 출력 회로가 개시된다. 본 발명의 데이터 출력회로는 출력 멀티플렉서 및 출력 드라이버를 구비한다. 출력 멀티플렉서는 소정의 제어 신호에 응답하여 다수개로 제어되는 소정의 슬루 레이트로, 수신되는 입력 데이터를 변형한다. 제어 신호는 콘트롤러로부터 메모리 장치까지의 거리에 관한 정보를 포함하는 신호이다. 출력 드라이버는 출력 멀티플렉서로부터 출력되는 선별 데이터에 의하여 구동된다. 그리고 출력 데이터를 발생한다. 본 발명의 데이터 출력회로에 의하면, 제어 신호에 의하여, 콘트롤러로부터 멀리 떨어져있는 메모리 장치의 출력 데이터의 슬루 레이트가 증가되어 데이터 버스 라인에서의 신호 감쇠가 개선될 수 있다.
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公开(公告)号：KR1020010073701A
公开(公告)日：2001-08-01
申请号：KR1020000002481
申请日：2000-01-19
Applicant: 삼성전자주식회사
IPC: G11C7/10
Abstract: PURPOSE: A data output circuit of controlling the slewing rate of output data is provided to improve a signal attenuation by increasing the slewing rate of an output data in a memory device remote from a controller and increasing an output current. CONSTITUTION: In an output circuit of a semiconductor memory device of generating an output data by transforming a desired input data, an output multiplexer(200) transforms an input data received with desired slewing rate. An output driver(220) is driven depending on a selection data output from the output multiplexer to generate the output data. The slewing rates are controlled responding to a desired control signal. The data output multiplexer includes a MUX pull-up part for increasing the slewing rate of the selection data responding to the control signal.
Abstract translation: 目的：提供一种控制输出数据的回转速率的数据输出电路，通过增加远离控制器的存储器件中的输出数据的回转速度和增加输出电流来改善信号衰减。 构成：在半导体存储器件的输出电路中，通过变换期望的输入数据来产生输出数据，输出多路复用器（200）将以所希望的回转速率接收到的输入数据进行变换。 输出驱动器（220）根据从输出多路复用器输出的选择数据被驱动以产生输出数据。 响应所需的控制信号控制回转速率。 数据输出多路复用器包括MUX上拉部分，用于根据控制信号增加选择数据的回转速率。
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公开(公告)号：KR1020160071769A
公开(公告)日：2016-06-22
申请号：KR1020140179331
申请日：2014-12-12
Applicant: 삼성전자주식회사
IPC: G11C29/04 , G11C29/02 , G11C29/08 , G11C29/44 , G11C11/4078
CPC classification number: G11C29/38 , G11C11/401 , G11C29/40 , G11C29/44 , G11C29/4401 , G11C29/785 , G11C29/04 , G11C11/4078 , G11C29/02 , G11C29/08 , G11C2029/4402
Abstract: 반도체메모리장치는메모리셀 어레이및 데이터제어회로를포함한다. 상기데이터제어회로는테스트모드에서상기메모리셀 어레이의복수의메모리셀 로우들각각으로부터제1 단위씩의데이터를순차적으로독출하고, 상기제1 단위들의상응하는입력비트들을순차적으로비교하여, 상기제1 단위들을포함하는제2 단위의데이터의동일성여부를나타내는병합된테스트결과데이터를출력할수 있다.
Abstract translation: 半导体存储器件包括存储单元阵列和数据控制电路。 数据控制电路以测试模式顺序地从存储单元阵列的多个存储单元行中的每一个存储单元行中读取第一单元的数据，并且顺序地将与第一单元相对应的输入位进行比较，以输出合并的测试结果数据， 包括第一单元的第二单元是相同的。 因此，可以大大降低用于测试半导体存储器件的测试时间。
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公开(公告)号：KR100771853B1
公开(公告)日：2007-11-01
申请号：KR1020060007142
申请日：2006-01-24
Applicant: 삼성전자주식회사
Inventor： 신동학
IPC: G11C29/06
CPC classification number: G11C29/38 , G11C11/401 , G11C29/12005
Abstract: 반도체 메모리 장치는 로우 디코더, 제어회로, 오픈(open) 비트라인 방식의 메모리 셀 어레이를 가진다. 메모리 셀 어레이는 로우 디코더에 연결된 복수의 워드라인, 복수의 비트라인, 복수의 메모리 셀, 복수의 센스 증폭기 블록을 가지며, 복수의 번인 전압 인가 라인들은 센스 증폭기 블록에 소정의 순서대로 반복적으로 각각 연결된다. 제어회로는 번인 테스트를 할 수 있도록 상기 로우 디코더 및 상기 메모리 셀 어레이를 제어한다. 번인 테스트 시에는 적어도 두 가지 이상의 번인 전압이 공급된다. 서로 마주하는 센스 증폭기 블록에 연결되는 번인 전압 인가 라인들은 번인 테스트 시에 서로 다른 번인 전압을 공급받을 수 있다.
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公开(公告)号：KR1020020051156A
公开(公告)日：2002-06-28
申请号：KR1020000080702
申请日：2000-12-22
Applicant: 삼성전자주식회사
IPC: G11C8/08
Abstract: PURPOSE: A semiconductor memory device comprising a boost voltage power line routing is provided, which routes a Vpp power line to prevent the decrease of the voltage level of the word line effectively. CONSTITUTION: A memory array(21) comprises a number of SWDs(Sub Word line Driver) driving a word line in response to a boost voltage and a word line enable signal. A number of word line enable drivers generate the above word line enable signal. And a boost voltage generator(25) supplies the boost voltage to the above SWDs and the above word line enable drivers through power lines(27A,27B,27C,27D,27E). In the power line, a part connected from the boost voltage generator to the word line enable drivers does not supply the above boost voltage to the above SWD. The boost voltage generator is a Vpp active kicker.
Abstract translation: 目的：提供一种包括升压电源线路由的半导体存储器件，其对Vpp电源线进行路由以有效地防止字线的电压电平的降低。 构成：存储器阵列（21）包括响应于升压电压和字线使能信号驱动字线的多个SW（子字线驱动器）。 多个字线使能驱动器产生上述字线使能信号。 并且升压电压发生器（25）通过电力线（27A，27B，27C，27D，27E）将升压电压提供给上述SWD和上述字线使能驱动器。 在电源线中，从升压电压发生器连接到字线使能驱动器的部分不向上述SWD提供上述升压电压。 升压电压发生器是一个Vpp有源激光器。
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公开(公告)号：KR100311052B1
公开(公告)日：2001-11-03
申请号：KR1019990062150
申请日：1999-12-24
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 메모리어레이셀들에데이터를쓰거나읽어내기위해파이프라인구조를이용하는반도체메모리장치는메모리어레이셀들로부터읽어낸데이터의파이프라인출력을위한읽기파이프라인들과외부데이터의파이프라인입력을위한쓰기파이프라인들을구비한다. 데이터비교및 제어부는메모리어레이셀들로부터읽어낸데이터및 쓰기파이프라인들을통해수신되는기대데이터를비교하여시험(test)결과신호를발생한다. 데이터출력드라이버들은상기복수개의읽기파이프라인들로부터공급되는데이터가외부로출력될수 있게한다. 전술한읽기파이프라인들중의하나는데이터비교및 제어부에의해발생된시험결과신호를데이터출력드라이버들중의하나에공급한다. 따라서, 본발명에따른반도체메모리장치는읽기파이프라인및 이것에연결된데이터출력드라이버를통해메모리셀들의시험결과들을출력할수 있다. 따라서, 메모리셀특성시험을위해시험장비가반도체메모리장치의장치제어에사용되는입출력핀에드라이버를할당하지않으면서도메모리셀들의시험결과를확인할수 있는효과를가져온다.
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公开(公告)号：KR1020010064035A
公开(公告)日：2001-07-09
申请号：KR1019990062150
申请日：1999-12-24
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: PURPOSE: A semiconductor memory device capable of outputting a test result of memory cells by way of a read pipeline is provided to detect a test result without allocating drivers at input/output pins. CONSTITUTION: The semiconductor memory device includes a plurality of read pipelines(10-1,...10-18), a plurality of write pipelines(16-1,...,16-18), a data comparator and controller(13), and a plurality of data output drivers(12-1,...,12-18). The read pipelines output data read from the memory array cells. The write pipelines input outward data on a pipeline basis. The data comparator and controller compares the data read from the memory array cells with expected data from outside to generate test result signal. The data output drivers output the data delivered from the read pipelines. One of the read pipelines supplies the test result signal generated at the data comparator and controller to one of the data output drivers.
Abstract translation: 目的：提供能够通过读取流水线输出存储单元的测试结果的半导体存储器件，用于检测测试结果，而无需在输入/输出引脚上分配驱动器。 构成：半导体存储器件包括多个读取管线（10-1，... 10-18），多个写入管线（16-1，...，16-18），数据比较器和控制器（ 13）和多个数据输出驱动器（12-1，...，12-18）。 读取的管道输出数据从存储器单元读取。 写入管道基于管道输入外部数据。 数据比较器和控制器将从存储器阵列单元读取的数据与来自外部的预期数据进行比较，以生成测试结果信号。 数据输出驱动器输出从读取管道传递的数据。 读取管道之一将在数据比较器和控制器处生成的测试结果信号提供给其中一个数据输出驱动器。
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