公开(公告)号：KR1020040071949A

公开(公告)日：2004-08-16

申请号：KR1020030007870

申请日：2003-02-07

Applicant: 삼성전자주식회사

Inventor： 이상돈 ,  신헌종

IPC: H01L27/04

CPC classification number: H01L21/8249

Abstract: PURPOSE: A method for fabricating a BiCMOS by self-alignment is provided to increase a transfer frequency and a maximum resonance frequency by preventing a decrease of capability caused by mis-alignment in forming a SiGe HBT(heterojunction bipolar transistor). CONSTITUTION: A SiGe base layer(118) is epitaxially grown on a substrate(100). An insulation layer is formed on the SiGe base layer. A predetermined depth of the insulation layer is etched to form an emitter window. A dummy polysilicon pattern in parallel with the surface of the insulation layer is formed in the emitter window. After the sidewall of the dummy polysilicon pattern is exposed, a dummy spacer is formed on the sidewall of the dummy polysilicon pattern. An ion implantation process using the dummy polysilicon pattern and the dummy spacer as an ion implantation mask is performed to form an extrinsic base in the SiGe emitter layer. The dummy spacer and the dummy polysilicon pattern are eliminated. An ion implantation process using the residual insulation layer as an ion implantation mask is performed on the inside of the emitter window to form an SIC(selectively ion-implanted collector). After the residual insulation layer is etched to expose the SiGe emitter layer, emitter polysilicon(138) is deposited and patterned to form an emitter. A gate(144) and a source/drain(152) are formed.

Abstract translation: 目的：提供一种通过自对准制造BiCMOS的方法，以通过防止在形成SiGe HBT（异质结双极晶体管）时由错误对准引起的能力降低来增加传输频率和最大谐振频率。 构成：在衬底（100）上外延生长SiGe基底层（118）。 在SiGe基层上形成绝缘层。 蚀刻绝缘层的预定深度以形成发射器窗口。 在发射器窗口中形成与绝缘层的表面平行的虚设多晶硅图案。 在伪多晶硅图案的侧壁被暴露之后，在虚设多晶硅图案的侧壁上形成虚设间隔物。 执行使用虚设多晶硅图案和虚拟间隔物作为离子注入掩模的离子注入工艺，以在SiGe发射极层中形成外部基极。 消除虚拟间隔物和虚设多晶硅图案。 在发射器窗口的内部进行使用残留绝缘层作为离子注入掩模的离子注入工艺，以形成SIC（选择性离子注入的集电体）。 在蚀刻残余绝缘层以露出SiGe发射极层之后，沉积发射极多晶硅（138）并图案化以形成发射极。 形成栅极（144）和源极/漏极（152）。

公开(公告)号：KR1020030021905A

公开(公告)日：2003-03-15

申请号：KR1020010055467

申请日：2001-09-10

Applicant: 삼성전자주식회사

Inventor： 이영기 ,  신헌종 ,  임지운

IPC: H01L27/12 ,  H01L21/84 ,  H01L29/78

CPC classification number: H01L29/66772 ,  H01L29/78624

Abstract: PURPOSE: A semiconductor device on a silicon-on-insulator(SOI) is provided to guarantee a sufficient ground region by forming an asymmetrical source/drain junction with respect to a gate. CONSTITUTION: A semiconductor substrate has a SOI structure in which an insulation layer(100b) of a predetermined thickness is formed and a single crystal silicon layer(100c) is formed on the insulation layer. An isolation layer(110) is formed on the insulation layer on the semiconductor substrate. A gate includes the single crystal silicon layer formed between the isolation layers, a gate insulation layer(121) and a gate conductive layer(122). An insulation layer spacer(130) is formed on the sidewall of the gate. A source junction(150) and a drain junction(160) are asymmetrically formed at both sides of the gate in a region between the gate spacer and the isolation layer.

Abstract translation: 目的：提供绝缘体上硅（SOI）上的半导体器件，以通过相对于栅极形成不对称的源极/漏极结来保证足够的接地区域。 构成：半导体衬底具有其中形成预定厚度的绝缘层（100b）并且在绝缘层上形成单晶硅层（100c）的SOI结构。 隔离层（110）形成在半导体衬底上的绝缘层上。 栅极包括形成在隔离层之间的单晶硅层，栅极绝缘层（121）和栅极导电层（122）。 绝缘层隔离物（130）形成在栅极的侧壁上。 源极结（150）和漏极结（160）在栅极间隔物和隔离层之间的区域中不对称地形成在栅极的两侧。

公开(公告)号：KR100302187B1

公开(公告)日：2001-11-22

申请号：KR1019970051506

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  김현식

IPC: H01L21/22

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to form stably a pocket implant region in a rapid thermal process by using a gate sidewall spacer of a double structure. CONSTITUTION: An isolation region(102) is formed on a p type silicon substrate(100). A gate oxide layer(104) and a conductive layer are formed on an active region of the silicon substrate(100). A gate electrode(106) is formed by etching the conductive layer. A buffer oxide layer(108) is formed on the gate electrode(106). An LDD region(110) is formed on an edge side of the gate electrode(106). The first insulating spacer(112) is formed on both sidewalls of the gate electrode(106). A pocket implant region(114) is formed on an edge portion of the first insulating spacer(112). The second insulating spacer(116) is formed on a sidewall of the first insulating spacer(112). A source/drain region is formed on an edge portion of the second insulating spacer(116).

公开(公告)号：KR1020000051041A

公开(公告)日：2000-08-16

申请号：KR1019990001273

申请日：1999-01-18

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/76

Abstract: PURPOSE: A method for trench isolation of a semiconductor integrated circuit is provided which can improve the reliability of a gate insulation film and the electrical characteristics of a MOS transistor. CONSTITUTION: A method for trench isolation comprises the steps of: forming a mask pattern revealing a region of a semiconductor substrate on the semiconductor substrate; forming a spacer(21) having a tail on a side wall of the mask pattern; and forming a trench region(T) having a rounded top corner by dry-etching the semiconductor substrate using the spacer having the tail and the mask pattern as an etch mask. Thus, in case of forming a MOS transistor on an active region between trench regions whose top part has a rounded profile, the method can improve not only the reliability of a gate insulation film(25) but also the sub-threshold characteristics of the MOS transistor.

Abstract translation: 目的：提供半导体集成电路的沟槽隔离方法，可提高栅极绝缘膜的可靠性和MOS晶体管的电气特性。 构成：用于沟槽隔离的方法包括以下步骤：形成露出半导体衬底上的半导体衬底的区域的掩模图案; 在所述掩模图案的侧壁上形成具有尾部的间隔物（21）; 以及使用具有尾部的间隔物和掩模图案作为蚀刻掩模，通过干法蚀刻半导体衬底来形成具有圆形顶角的沟槽区域（T）。 因此，在上部具有圆形轮廓的沟槽区域之间的有源区上形成MOS晶体管的情况下，该方法不仅可以改善栅绝缘膜（25）的可靠性，而且可以提高MOS的次阈值特性 晶体管。

公开(公告)号：KR1020000014073A

公开(公告)日：2000-03-06

申请号：KR1019980033282

申请日：1998-08-17

Applicant: 삼성전자주식회사

Inventor： 손경목 ,  신헌종

IPC: H01L21/70

Abstract: PURPOSE: A semiconductor device having a multi-layer structure is provided to prevent a metal open phenomenon and a crack of an insulating layer. CONSTITUTION: The structure comprises N-numbered conductive layers. (Here, the N is at least two and more.) The multi-layer is composed of an (N-1)th conductive layer having insulating holes formed therein; an Nth interlayer insulating film, formed along an edge of the (N-1)th conductive layer to expose contact regions of the (N-1)th conductive layer, having via holes formed therein; and a protecting layer, formed on the Nth conductive layer, in which a pad open region is exposed.

Abstract translation: 目的：提供具有多层结构的半导体器件，以防止金属开放现象和绝缘层的裂纹。 结构：结构包括N编导电层。 （这里，N为至少两个以上。）多层由在其中形成有绝缘孔的第（N-1）个导电层构成; 沿第（N-1）导电层的边缘形成第n层间绝缘膜，以暴露其中形成有通孔的第（N-1）导电层的接触区域; 以及形成在第N导电层上的保护层，其中露出开放区域。

公开(公告)号：KR100238871B1

公开(公告)日：2000-01-15

申请号：KR1019970013998

申请日：1997-04-16

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  박용 ,  김한수

IPC: H01L21/335

Abstract: 본 발명은 반도체 소자의 특성변화에 영향을 미치지 않으면서도 살리사이데이션 공정을 수행할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 반도체 장치의 모오스 트랜지스터의 제조방법은 반도체 기판의 표면에 인접한 활성영역들을 형성하는 과정과; 상기 활성영역들사이에 개재되는 채널영역상에 게이트 절연막과 게이트전극을 순차적으로 형성하는 과정과; 상기 게이트전극상에 절연물질로 이루어진 게이트 산화 방지막을 형성하는 과정과; 상기 결과물상에 산화공정을 수행하여 상기 게이트전극의 측벽과 상기 반도체 기판의 표면상에 옥사이드층을 도포하는 과정과; 상기 옥사이드층을 열 성장시켜 상기 게이트전극의 측벽에 버즈빅을 형성하는 과정과; 상기 활성영역들과 상기 게이트전극을 전기적으로 절연시키기 위하여, 상기 결과물상에 절연물질을 도포하는 과정과; 상기 결과물을 상기 게이트전극이 드러날때까지 식각하여, 상기 게이트전극의 측벽에 스페이서를 형성하는 과정과; 상기 도전물질을 도포한후 열처리하여 상기 각 활성영역들과 상기 게이트전극상에 메탈 실리사이드를 형성하는 과정을 포함하는 것을 특징으로 한다.

公开(公告)号：KR1019990060317A

公开(公告)日：1999-07-26

申请号：KR1019970080539

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 정규철 ,  신헌종

IPC: H01L21/28

Abstract: 반도체 장치 및 그 제조 방법이 개시되어 있다. 반도체 기판의 표면에 형성된 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 그 상부에 형성된 실리사이드층을 통해 연결되는 반도체 장치에 있어서, 상기 제1 도전형의 활성 영역과 제2 도전형의 활성 영역이 서로 맞닿지 않고 일정한 이격 거리를 두고 형성된다. 서로 반대형의 도전형으로 형성된 활성 영역들 또는 게이트들이 서로 맞닿지 않고 일정한 이격 거리를 갖도록 오프셋 영역을 형성함으로써, 도판트의 농도가 증가하는 영역을 제거하여 실리사이데이션을 제대로 이루어지게 할 수 있다.

公开(公告)号：KR1019990049415A

公开(公告)日：1999-07-05

申请号：KR1019970068355

申请日：1997-12-12

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  송오성

IPC: H01L21/8232

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 게이트 전극 및 소오스/드레인 영역을 갖는 모오스 트랜지스터의 제조 방법에 있어서, 상기 게이트 전극 및 소오스/드레인 영역 상에 실리사이드를 형성하되, 상기 실리사이드의 두께에 따라 상기 모오스 트랜지스터의 전기적 특성을 조절한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 실리사이드의 두께를 조절하여 쓰레스홀드 전압 및 세츄레이션 전류, 그리고 절연 내압 등의 전기적 특성을 조절할 수 있다.

公开(公告)号：KR1019990047436A

公开(公告)日：1999-07-05

申请号：KR1019970065845

申请日：1997-12-04

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  송오성

IPC: H01L21/28

Abstract: 본 발명은 비아 형성시 금속 배선의 결함을 방지하는 반도체 장치의 비아 형성 방법에 관한 것으로, 반도체 기판 상에 비교적 넓은 영역의 방열 영역을 갖는 금속 배선막을 형성하고, 상기 금속 배선막을 포함하여 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 식각 하여 비아를 형성하되, CHF
3 및 O
2 가스를 포함하는 식각 가스를 사용하여 1차 식각한 후, 상기 CHF
3 만을 포함하는 식각 가스를 사용하여 2차 식각 한다. 상기 비아 형성시 상기 반도체 기판의 온도는 약 -80 ℃로 유지시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 금속 배선막 형성시 더미 패턴으로 비교적 넓은 면적을 갖는 방열 영역을 형성하고, 비아 건식 식각시 반도체 기판을 저온으로 유지시킴으로써, 비아 하부의 금속 배선막에 집중되는 열을 발산시킬 수 있고, 따라서 금속 배선 결함 및 소자의 전기적 페일을 방지할 수 있다.

公开(公告)号：KR1019990030993A

公开(公告)日：1999-05-06

申请号：KR1019970051507

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 김현식 ,  신헌종

IPC: H01L27/06 ,  H01L29/772

Abstract: 본 발명은 LDD구조를 갖는 MOS소자에 있어서, 반도체기판의 채널영역 상에 게이트절연막을 개재하여 게이트가 형성되고, 상기 게이트 엣지부의 게이트절연막 양단에 게이트절연막보다 두꺼운 절연막이 형성되되, 이 게이트 엣지부의 절연막이 상기 채널영역쪽으로 LDD영역을 벗어나지 않는 범위내에 형성되는 MOS구조를 제공함으로써 MOS구조에 있어서의 핫캐리어효과를 방지하면서 전류구동능력도 증가시켜 회로의 특성을 향상시킨다.