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公开(公告)号：KR100574967B1
公开(公告)日：2006-04-28
申请号：KR1020040005598
申请日：2004-01-29
Applicant: 삼성전자주식회사
Inventor： 원효식
IPC: H03K19/01
CPC classification number: H03K19/0963 , H03K19/0016
Abstract: MTCMOS 제어회로가 개시된다. MTCMOS 제어회로는 MTCMOS 의 슬립 모드에 따라 고전압의 전류 제어 스위치의 스위칭를 제어하는 제1 제어신호와, 논리 회로부의 데이터를 저장하기 위한 플립 플롭부를 제어하는 제2 제어신호를 출력하고, MTCMOS가 슬립 모드로 전환될 때는 MTCMOS 제어회로는 제2 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간 후에 제1 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이하며, MTCMOS가 활성 모드로 전환될 때는 MTCMOS 제어회로는 제1 제어신호를 제1 논리 상태에서 제2 논리 상태로 천이하고 소정의 지연 시간 후에 제2 제어신호를 제2 논리 상태에서 제1 논리 상태로 천이한다. 본 발명에 따른 MTCMOS 에 따르면, MTCMOS 내부 제어 신호를 MTCMOS의 각 모드 전환 시 적절한 지연 시간을 통해 제어함으로써, MTCMOS의 슬립 모드로 전환 시 데이터를 온전히 저장할 수 있고, 활성화 모드시 충전된 전하를 완전히 방전하여 MTCMOS 의 동작 중에 데이터를 손상하지 않고 소비전력을 최소화하면서도 정상적인 동작을 제어할 수 있게 한다.
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公开(公告)号：KR1020160025432A
公开(公告)日：2016-03-08
申请号：KR1020140175047
申请日：2014-12-08
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L21/28
Abstract: 반도체소자의제조방법은, 기판상에활성패턴및 상기활성패턴을가로지르는게이트전극을형성하는것, 상기게이트전극의일 측에상기활성패턴에연결되는제1 콘택을형성하는것, 상기게이트전극에연결되는제2 콘택을형성하는것, 및상기게이트전극의상기일 측에상기제1 콘택에연결되는제3 콘택을형성하는것을포함한다. 상기제3 콘택은상기제1 콘택과다른포토마스크를이용하여형성되고, 상기제3 콘택의하면의높이는상기제1 콘택의상면의높이보다낮다.
Abstract translation: 1。一种制造半导体器件的方法，包括：在衬底和横跨有源图案的栅电极上形成有源图案;在栅电极的一侧上形成第一接触，第一接触连接到有源图案; 并且在栅电极的一侧上形成第三触点，第三触点连接到第一触点。 第三接触件使用与第一接触件不同的光掩模形成，并且第三接触件的高度低于第一接触件的上表面的高度。
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公开(公告)号：KR1020160023521A
公开(公告)日：2016-03-03
申请号：KR1020140167817
申请日：2014-11-27
Applicant: 삼성전자주식회사
IPC: H01L21/00
CPC classification number: H01L21/00 , Y10S148/085
Abstract: 표준셀 라이브러리및 표준셀 라이브러리를사용하는방법이개시된다. 본발명의예시적실시예에따른표준셀 라이브러리는, 복수개의표준셀들에대한정보를포함할수 있고, 적어도하나의표준셀은입력신호또는출력신호가통과하고, 제1 및제2 영역을포함하는적어도하나의핀을포함할수 있고, 추후비아가핀에배치될때 상기제2 영역은상기제1 영역보다낮은비아의저항치를제공할수 있고, 표준셀 라이브러리는제2 영역에대응하는마커정보를포함할수 있다.
Abstract translation: 本发明公开了一种标准细胞库和使用标准细胞库的方法。 根据本发明的一个实施例，标准单元库可以包括关于多个标准单元的信息。 标准单元库可以包括引脚，通过该引脚，至少一个标准单元的输入信号或输出信号通过该引脚并且包括第一和第二区域。 当通孔设置在稍后的引脚中时，第二区域可以提供通孔的电阻值小于第一区域的电阻值。 标准单元库可以包括对应于第二区域的标记信息。
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公开(公告)号：KR1020160012864A
公开(公告)日：2016-02-03
申请号：KR1020140133271
申请日：2014-10-02
Applicant: 삼성전자주식회사
IPC: G06F17/50
CPC classification number: G06F17/5072 , G06F17/5081
Abstract: 본발명의반도체집적회로의레이아웃설계방법은, 상기반도체집적회로를형성하기위한레이아웃패턴을구성하는단계, 상기레이아웃패턴의게이트라인에바이어싱마커를제공하는단계, 상기반도체집적회로에포함되는트랜지스터들중 적어도하나의특정트랜지스터를선택하는단계, 그리고상기선택된트랜지스터의게이트라인의바이어싱마커를제거하는단계를포함한다.
Abstract translation: 设计半导体集成电路的布局的方法包括配置用于形成半导体集成电路的布局图案的步骤，向布局图案的栅极线提供偏置标记的步骤，选择至少一个特定 包括在半导体集成电路中的晶体管中的晶体管，以及去除所选晶体管的栅极线的偏置标记的步骤。
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公开(公告)号：KR1020140021252A
公开(公告)日：2014-02-20
申请号：KR1020120087373
申请日：2012-08-09
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: A semiconductor device according to the present invention includes a first conductive type substrate; one or more logic cells including a second conductive type first well on the substrate; and a filler cell including a second conductive type second well connected to the first well. At least one selected from the sides of the second well as a boundary against the substrate is shaped into curved folds.
Abstract translation: 根据本发明的半导体器件包括第一导电类型的衬底; 一个或多个逻辑单元，包括在所述衬底上的第二导电类型的第一阱; 以及填充单元，其包括连接到第一阱的第二导电类型的第二阱。 从作为与基板的边界的第二孔的侧面中选择的至少一个成形为弯曲折痕。
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Patent Agency Ranking
公开(公告)号：KR1020130035578A
公开(公告)日：2013-04-09
申请号：KR1020110099966
申请日：2011-09-30
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G06F17/5081 , G06F2217/12 , Y02P90/265 , H01L21/0337 , H01L21/0274
Abstract: PURPOSE: A method for generating a standard cell library for a DPL(Double Patterning Lithography) process and a method for rapidly generating a DPL mask using the same are provided to reduce separation time by separating a pattern to construct a database. CONSTITUTION: A standard cell is separated into a first region and a second region(S300). An interaction is not generated between the first region and an external cell. An interaction is generated between the external cell and the second region. A DPL separation pattern is generated in the first region and the second region(S310). A standard cell library with the DPL separation pattern is generated(S330). [Reference numerals] (AA) Start; (BB) End; (S300) Separating a standard cell into a first region without interaction with a first external cell and a second external cell and second and third regions having interaction with an external cell; (S310) Generating one DPS separation pattern for the first region; (S320) Generating multiple DPS separation patterns for second and third regions according to the interaction of the first external cell and the second external cell; (S330) Generating a standard cell library including the generated respective DPL separation pattern;
Abstract translation: 目的：提供一种用于生成用于DPL（双图案化平版印刷）方法的标准单元库的方法和用于使用其进行快速生成DPL掩模的方法，以通过分离图案以构建数据库来减少分离时间。 构成：将标准电池分成第一区域和第二区域（S300）。 在第一区域和外部单元之间不产生相互作用。 在外部单元和第二区域之间产生相互作用。 在第一区域和第二区域中产生DPL分离图案（S310）。 生成具有DPL分离图案的标准单元库（S330）。 （附图标记）（AA）开始; （BB）结束; （S300）将标准单元分离成不与第一外部单元和第二外部单元相互作用的第一区域，以及与外部单元相互作用的第二和第三区域; （S310）生成第一区域的一个DPS分离模式; （S320）根据第一外部单元和第二外部单元的相互作用产生用于第二和第三区域的多个DPS分离模式; （S330）生成包括生成的各个DPL分离模式的标准单元库;
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公开(公告)号：KR100817058B1
公开(公告)日：2008-03-27
申请号：KR1020060085301
申请日：2006-09-05
Applicant: 삼성전자주식회사
CPC classification number: H03K19/00384 , G05F3/205 , H03K2217/0018
Abstract: 집적회로로 구현될 경우 면적이 작고 특히 여러개의 매크로 블록들에 공유되고 여러개의 매크로 블록들의 바디 전압을 각각 다르게 독립적으로 제어할 수 있는 바디 바이어싱(body biasing) 제어회로 및 이의 바디 바이어싱 제어방법이 개시된다. 상기 바디 바이어싱 제어회로는, 각 매크로 블록의 동작상태에 적절한 바디 전압을 나타내는 인덱스들이 기록되는 룩업 테이블, 및 상기 룩업 테이블로부터 대응되는 인덱스를 수신하여, 대응되는 매크로 블록의 동작상태에 적절한 바디 전압들을 생성하여 상기 대응되는 매크로 블록에 제공하는 제어회로를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR101679684B1
公开(公告)日：2016-11-29
申请号：KR1020140175047
申请日：2014-12-08
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336
Abstract: 반도체소자의제조방법은, 기판상에활성패턴및 상기활성패턴을가로지르는게이트전극을형성하는것, 상기게이트전극의일 측에상기활성패턴에연결되는제1 콘택을형성하는것, 상기게이트전극에연결되는제2 콘택을형성하는것, 및상기게이트전극의상기일 측에상기제1 콘택에연결되는제3 콘택을형성하는것을포함한다. 상기제3 콘택은상기제1 콘택과다른포토마스크를이용하여형성되고, 상기제3 콘택의하면의높이는상기제1 콘택의상면의높이보다낮다.
Abstract translation: 本发明涉及半导体器件的制造方法。 更具体地，本发明的目的是提供一种可以容易地制造的半导体器件的制造方法。 制造半导体器件的方法包括以下步骤：在衬底上形成与有源图案交叉的有源图案和栅电极; 形成在所述栅电极的一侧连接到所述有源图案的第一触点; 形成连接到所述栅电极的第二触点; 以及在所述栅电极的一侧上形成连接到所述第一触点的第三触点。 通过使用不同于第一接触中使用的光掩模形成第三触点，并且第三触点的底表面的高度低于第一触点的顶表面的高度。
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公开(公告)号：KR101504594B1
公开(公告)日：2015-03-23
申请号：KR1020080084718
申请日：2008-08-28
Applicant: 삼성전자주식회사
CPC classification number: G06F17/5036
Abstract: 반도체 소자의 누설전류 예측 방법에 있어서, 다수의 셀을 갖는 칩을 다수의 분할영역으로 구분하고, 각 셀에서 누설전류를 야기하는 공정 변수들 상호간의 공간적 상관성(spatial correlation)을 결정한다. 다수의 누설 성분에 관한 실제 누설 특성함수를 산술적으로 합산하여 상기 다수의 누설 성분과 물리적으로 등가인 가상 셀 누설 특성 함수(virtual cell leakage characteristic function)를 생성한다. 분할 영역 내의 각 셀에 대한 가상 셀 누설 특성함수를 산술적으로 합산하여 상기 분할 영역에서 발생하는 누설 전류에 관한 특성 함수인 영역 누설 특성함수를 생성한다. 영역 누설 특성함수를 통계적으로 합산하여 전 칩에서 발생하는 누설전류에 관한 특성함수인 전칩(full chip) 누설 특성함수를 생성한다. 전칩 누설특성함수를 수득하기 위한 윌킨슨 알고리즘의 복잡도를 줄일 수 있다.
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公开(公告)号：KR1020140015880A
公开(公告)日：2014-02-07
申请号：KR1020120081855
申请日：2012-07-26
Applicant: 삼성전자주식회사
IPC: G05F1/567
CPC classification number: G06F1/3206 , G05D23/1919 , G06F1/20 , G06F1/324 , Y02D10/126
Abstract: According to the present invention, a method for controlling the temperature of a semiconductor device includes a step of sensing the driving temperature of the semiconductor device, a step of controlling a body bias level for at least one functional block of the semiconductor device if the driving temperature satisfies a first condition, and a step of activating a thermal throttling operation and controlling the body bias level at the same time if the driving temperature satisfies a second condition. The thermal throttling operation controls the driving voltage and/or clock frequency of the at least one functional block of the semiconductor device.
Abstract translation: 根据本发明，一种用于控制半导体器件的温度的方法包括检测半导体器件的驱动温度的步骤，如果驱动器件对半导体器件的至少一个功能块进行器件偏置电平的控制， 温度满足第一条件，以及如果驱动温度满足第二条件，则激活热节流操作并同时控制身体偏置电平的步骤。 热节流操作控制半导体器件的至少一个功能块的驱动电压和/或时钟频率。
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