公开(公告)号：KR1019990030568A

公开(公告)日：1999-05-06

申请号：KR1019970050823

申请日：1997-10-01

Applicant: 삼성전자주식회사

Inventor： 이대엽 ,  성낙근

IPC: H01L21/312

Abstract: 본 발명은 화학식 1의 고분자를 메인수지로 하고, 화학식 2의 고분자를 첨가제로 하며, PAG(Photoacid Generator)를 포함하는 화학증폭형 레지스트 조성물을 제공한다.

식중 m은 0.5∼1.0이고, n은 0∼0.5이다.
상기 화학식 1의 고분자의 중량평균분자량은 5,000∼20,000 g/mole 이며, 분자량 분포는 1.2∼2.5이다.

식중 m은 0.5∼1.0이고, n은 0∼0.5이다.
상기 화학식 2의 고분자의 중량평균분자량은 3,000∼10,000 g/mole 이며, 분자량 분포는 1.5∼5.0이다.
이와 같은 본 발명의 화학증폭형 레지스트 조성물을 적용하면, 광원의 조사(照射)시 노광부 및 비노광부의 선택비가 크고, 보호기에 의해 실리레이션(Silylation)을 콘트롤할 수 있으며, 또한 보호기에 의해서 보호되는 노볼락화합물을 첨가제로 사용하여 노광부에서 실리레이션을 촉진시키는 촉진제역할 및 염색물질로 사용할 수 있음에 따라 실리레이션조건을 다양하게 콘트롤할 수 있고, 네가티브형 TSI(Top-Surface-Image)를 구현할 수 있게 된다.

公开(公告)号：KR1019980066716A

公开(公告)日：1998-10-15

申请号：KR1019970002413

申请日：1997-01-28

Applicant: 삼성전자주식회사

Inventor： 이대엽

IPC: G03F7/039

Abstract: 본 발명은 화학식 1의 폴리머를 포함하는 화학증폭형 레지스트 조성물을 제공한다.
[화학식 1]

식중, x는 0.1 ∼ 0.4, y는 0.2 ∼ 0.6, z는 0.2 ∼ 0.4이다.

公开(公告)号：KR3001064950000S

公开(公告)日：1990-09-20

申请号：KR3019890012928

申请日：1989-09-23

Applicant: 삼성전자주식회사

Designer： 김영철 ,  박동수 ,  이대엽

公开(公告)号：KR1020100069503A

公开(公告)日：2010-06-24

申请号：KR1020080128196

申请日：2008-12-16

Applicant: 삼성전자주식회사

Inventor： 허진석 ,  박진홍 ,  이대엽 ,  여정호

IPC: H01L21/66 ,  H01L21/027

CPC classification number: G03B27/42 ,  G03F1/82 ,  H01L22/12

Abstract: PURPOSE: A reticle error detecting method is provided to directly detect a reticle error in a wafer level using only a 0 pear light among the diffraction light of a laser light. CONSTITUTION: A reticle(9) is installed on an exposure. A light is irradiated on the reticle using a light source(1) of the exposure. An error of the reticle is detected with only a zeroth diffraction light among a diffraction light passing through the reticle. The zeroth diffraction light is obtained by selecting a lighting system(5) on a pattern of the reticle. The reticle error is detected by measuring an image or the thickness variance of a photoresist film(13).

Abstract translation: 目的：提供一种标线错误检测方法，用于在激光的衍射光中仅使用0个梨光直接检测晶片级的标线误差。 规定：掩模版（9）安装在曝光中。 使用曝光的光源（1）将光照射在掩模版上。 在通过掩模版的衍射光中仅用零级衍射光检测掩模版的误差。 通过在掩模版的图案上选择照明系统（5）来获得零级衍射光。 通过测量光致抗蚀剂膜（13）的图像或厚度变化来检测掩模版错误。

公开(公告)号：KR1020070047414A

公开(公告)日：2007-05-07

申请号：KR1020050104118

申请日：2005-11-02

Applicant: 삼성전자주식회사

Inventor： 이정훈 ,  이중현 ,  이대엽 ,  최연동

IPC: G03F7/20

Abstract: 포토리소그라피 공정에 적용하기 위한 셀 구조는 일정한 간격을 가지면서 서로 이웃하게 배치되고, 그 상부에 형성되는 포토레지스트는 노광 공정을 수행할 때 용해도가 충분하게 변화하고, 현상 공정을 수행할 때 충분하게 제거되는 콘택 패드 형성 영역을 포함한다. 그리고, 상기 셀 구조에서는 라인 타입을 가지면서 상기 콘택 패드 형성 영역의 양단부 각각을 서로 연결하게 배치되고, 상기 노광 공정을 수행할 때 상기 콘택 패드 형성 영역 상부에 형성되는 포토레지스트에 조사되는 광의 초점 심도와 해상력을 개선하기 위하여 그 상부에 형성되는 포토레지스트는 노광을 수행할 때 용해도가 변화되고, 현상 공정을 수행할 때 제거되지 않는 더미 영역을 포함한다. 이와 같이, 상기 더미 영역을 적용할 경우에는 상기 콘택 패드 형성 영역의 일정한 간격은 120nm 미만이어도 상기 포토리소그라피 공정을 용이하게 수행할 수 있다.

公开(公告)号：KR1020070001295A

公开(公告)日：2007-01-04

申请号：KR1020050056643

申请日：2005-06-29

Applicant: 삼성전자주식회사

Inventor： 장대현 ,  황재성 ,  이대엽 ,  권성운

IPC: H01L27/115

CPC classification number: H01L27/105 ,  H01L27/11526 ,  H01L27/11534 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833 ,  H01L21/28273

Abstract: A method for manufacturing a nonvolatile memory device is provided to increase breakdown voltage margin by forming a gate structure having a vertical sidewall profile. A tunnel dielectric, a preliminary first conductive pattern, a dielectric, and a second conductive layer are formed on a substrate of a second region. A gate dielectric(115), a third conductive layer, and a hard mask layer are formed on a substrate of a second region. The preliminary first conductive pattern, the dielectric, and the second conductive layer are patterned to form a first gate structure(111) comprised of a first conductive layer pattern(106b), a dielectric pattern(108b), and a second conductive layer pattern(110b). A first photoresist pattern for selectively exposing a source line region is formed on the second conductive layer pattern and the substrate. A second photoresist pattern for forming a hard mask pattern is formed on the hard mask layer. The hard mask layer is etched by using the second photoresist pattern as an etch mask to form the hard mask pattern. Impurity is implanted into the substrate by using the first photoresist pattern as an ion implantation mask to form a source line(150). The gate conductive layer is etched by using the hard mask pattern to form a second gate structure having a vertical sidewall profile.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过形成具有垂直侧壁轮廓的栅极结构来增加击穿电压裕度。 在第二区域的衬底上形成隧道电介质，初步第一导电图案，电介质和第二导电层。 在第二区域的基板上形成栅极电介质（115），第三导电层和硬掩模层。 将初步的第一导电图案，电介质和第二导电层图案化以形成第一栅极结构（111），其包括第一导电层图案（106b），电介质图案（108b）和第二导电层图案 110B）。 用于选择性地暴露源极线区域的第一光致抗蚀剂图案形成在第二导电层图案和衬底上。 在硬掩模层上形成用于形成硬掩模图案的第二光致抗蚀剂图案。 通过使用第二光致抗蚀剂图案作为蚀刻掩模来蚀刻硬掩模层以形成硬掩模图案。 通过使用第一光致抗蚀剂图案作为离子注入掩模将杂质植入到基底中以形成源极线（150）。 通过使用硬掩模图案来蚀刻栅极导电层，以形成具有垂直侧壁轮廓的第二栅极结构。

公开(公告)号：KR100472412B1

公开(公告)日：2005-03-10

申请号：KR1020020045896

申请日：2002-08-02

Applicant: 삼성전자주식회사

Inventor： 이대엽 ,  이준희

IPC: H01L21/027

CPC classification number: G03F1/36 ,  G03F7/70441

Abstract: 반도체 장치의 패턴 형성방법 및 이에 사용되는 포토 마스크가 개시되어 있다. 동일한 층에 복수개의 제1 패턴들이 제1 간격으로 반복되는 제1 영역과 상기 제1 패턴보다 큰 사이즈를 갖는 복수개의 제2 패턴들이 상기 제1 간격보다 넓은 제2 간격으로 반복되는 제2 영역이 존재하는 반도체 장치의 패턴 형성방법에 있어서, 상기 제1 및 제2 패턴을 패터닝하기 위한 포토 마스크 상의 상기 제2 패턴에 대응되는 마스크 패턴의 중앙부에 빛이 투과되는 미세 공간을 형성하여 근접 효과를 최소화한다. 패턴 피치의 변화가 생기는 패턴에 대해 리프팅 마진 및 브리지 마진을 개선할 수 있다.

公开(公告)号：KR1020000054947A

公开(公告)日：2000-09-05

申请号：KR1019990003330

申请日：1999-02-02

Applicant: 삼성전자주식회사

Inventor： 여기성 ,  이대엽

IPC: H01L21/027

Abstract: PURPOSE: A method for forming an alignment key of a semiconductor device is provided to align resist patterns on a same plane with each other, thereby forming a resist pattern in which a three-dimensional effect in a same shot is reduced. CONSTITUTION: A method for forming an alignment key of a semiconductor device comprises steps of coating a resist layer on an upper portion of a semiconductor substrate, firstly exposing the resist layer to light with a first reticle and thus forming an alignment key by a change in a chemical property, secondly exposing the resist layer to the light with a second reticle using the alignment key, and developing the resist layer. In the exposing processes, the resist layer is exposed to the light so that an exposing area with the first reticle is different from an exposing area with the second reticle. The first reticle and the second reticle are formed of a same pattern.

Abstract translation: 目的：提供一种用于形成半导体器件的对准键的方法，以将抗蚀剂图案彼此在同一平面上对准，从而形成其中同一镜头中的三维效果降低的抗蚀剂图案。 构成：用于形成半导体器件的对准键的方法包括以下步骤：在半导体衬底的上部涂覆抗蚀剂层，首先用第一掩模版将抗蚀剂层曝光，从而通过改变形成对准键 化学性质，其次使用对准键使第二掩模版将抗蚀剂层曝光于光，并且使抗蚀剂层显影。 在曝光过程中，抗蚀剂层暴露于光，使得第一掩模版的曝光区域与具有第二掩模版的曝光区域不同。 第一掩模版和第二掩模版由相同的图案形成。

公开(公告)号：KR1020000002253A

公开(公告)日：2000-01-15

申请号：KR1019980022914

申请日：1998-06-18

Applicant: 삼성전자주식회사

Inventor： 김영창 ,  이대엽

IPC: H01L21/8242

Abstract: PURPOSE: A double gate oxidizing film forming method is provided to simplify the step numbers of the process and to easily manufacture the film. CONSTITUTION: The double gate oxidizing film forming method for manufacturing the MDL device comprises the steps of: forming the pattern by the photo process after growing the oxidizing film; wet etching the exposed oxidizing film by using the formed pattern as a mask; stripping the photoresist film remained by the whole surface exposure and the process and forming the oxidizing film again.

Abstract translation: 目的：提供双栅氧化膜形成方法，以简化工艺步骤编号并容易地制造薄膜。 构成：用于制造MDL器件的双栅氧化膜形成方法包括以下步骤：在生长氧化膜之后通过光刻工艺形成图案; 通过使用形成的图案作为掩模来湿蚀刻暴露的氧化膜; 通过整个表面曝光和过程剥离残留的光致抗蚀剂膜并再次形成氧化膜。

公开(公告)号：KR1020000001567A

公开(公告)日：2000-01-15

申请号：KR1019980021907

申请日：1998-06-12

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이대엽

IPC: H01L21/027

Abstract: PURPOSE: A pattern forming method and a pattern structure are provided to overcome a patterning limit owing to a reduce of the resolution, thus minimizing size reduction of a storage node of a capacitor. CONSTITUTION: The pattern forming method comprises the steps of: after depositing a photoresist on a target layer, sequentially performing exposure and develop processes to form a first pattern layer(30) having less size than that of a predetermined pattern; depositing a water-soluble polymer(40) on an entire surface of both the top of the first pattern layer and exposed target layer; exposing the deposited water-soluble polymer, heating the deposited water-soluble polymer thus exposed, and performing a cross-link reaction so as to be reacted from a boundary region between the first pattern layer and the water-soluble polymer; and after removing water-soluble polymer of no cross-link reaction, forming a second pattern layer of a ladder form having an upper size less than a lower size, a size of the second pattern layer sufficiently equal to that of the predetermined pattern.

Abstract translation: 目的：提供了图案形成方法和图案结构以克服由于分辨率降低而导致的图案化极限，从而使电容器的存储节点的尺寸减小最小化。 构成：图案形成方法包括以下步骤：在目标层上沉积光致抗蚀剂之后，依次执行曝光和显影处理以形成具有比预定图案小的尺寸的第一图案层（30）; 在第一图案层的顶部和暴露的目标层的整个表面上沉积水溶性聚合物（40）; 暴露沉积的水溶性聚合物，加热如此暴露的沉积的水溶性聚合物，并进行交联反应从第一图案层和水溶性聚合物之间的边界区域反应; 在除去没有交联反应的水溶性聚合物之后，形成具有小于较小尺寸的上限尺寸的梯形图案的第二图案层，第二图案层的尺寸与预定图案的尺寸相当。