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公开(公告)号：KR1020100116493A
公开(公告)日：2010-11-01
申请号：KR1020090035241
申请日：2009-04-22
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0004 , G11C8/08 , G11C13/0028 , G11C2213/72
Abstract: PURPOSE: A variable resistance memory device is provided to supply a constant current to a memory cell by differently forming the resistance of a word line selection circuit. CONSTITUTION: A memory cell array(110) comprises a plurality of memory banks(BANK1-BANKm) and is connected to a data input and output circuit(120) through a bit line. The data input and output circuit exchanges data with the outside. A row selection circuit(130) receives DRA(Decoded Row Address) from a row decoder(140). The row decoder decodes the row address from the outside.
Abstract translation: 目的：提供可变电阻存储器件，通过不同地形成字线选择电路的电阻来向存储器单元提供恒定电流。 构成：存储单元阵列（110）包括多个存储体（BANK1-BANKm），并通过位线连接到数据输入和输出电路（120）。 数据输入和输出电路与外部交换数据。 行选择电路（130）从行解码器（140）接收DRA（解码行地址）。 行解码器从外部解码行地址。
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公开(公告)号：KR1020090123244A
公开(公告)日：2009-12-02
申请号：KR1020080049221
申请日：2008-05-27
Applicant: 삼성전자주식회사
CPC classification number: G11C11/56 , G11C11/5678 , G11C13/0004 , G11C13/0064 , G11C13/0069 , G11C2013/0078 , G11C2213/79 , G11C5/14 , G11C7/1096 , G11C13/0038 , G11C2213/72
Abstract: PURPOSE: A phase change memory device and a writing method thereof are provided to increase durability by preventing characteristic deterioration of a phase-change memory cell irrespective of repetitive writing of reset data. CONSTITUTION: It is determined whether write data to be written in a selected phase-change memory cell is set data or reset data(S10). Write data corresponding to the set data offers a pulse for writing the set data to the phase-change memory cell. A write operation of the set data having no write verification operation is performed(S50). Write data corresponding to the reset data performs a write-write verification loop. A level of a pulse corresponding to an initial reset status is offered at a level lower than a pulse for writing general reset data(S20). A write verification operation for the reset data is performed(S30). A pulse having a level increased more than a previously applied pulse is provided to the selected phase-change memory cell(S40).
Abstract translation: 目的：提供相变存储器件及其写入方法以通过防止相变存储器单元的特性劣化来提高耐久性，而不管重复写入复位数据。 构成：确定要写入所选择的相变存储单元中的写入数据是否被设置数据或复位数据（S10）。 与设定数据相对应的写入数据提供用于将设定数据写入相变存储单元的脉冲。 执行没有写入验证操作的设置数据的写入操作（S50）。 与复位数据相对应的写入数据执行写入验证循环。 提供与初始复位状态对应的脉冲电平低于写入通用复位数据的脉冲（S20）。 执行复位数据的写入验证操作（S30）。 具有比预先施加的脉冲高的电平的脉冲被提供给所选择的相变存储单元（S40）。
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公开(公告)号：KR100177754B1
公开(公告)日：1999-04-15
申请号：KR1019950024719
申请日：1995-08-10
Applicant: 삼성전자주식회사
Inventor： 이정혁
IPC: G11C11/407 , H03K19/00
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리 장치에서 센싱구간에서 입출력라인의 전압이 충분하게 디벨로프될 시 센싱 동작을 중단하고 프리차지 동작을 수행하여 사이클 시간을 개선함.
3. 발명의 해결 방법의 요지
입출력라인의 센싱구간 및 프리차지구간을 제어하는 클럭신호에 동기되어 데이타의 출력을 제어하는 반도체 메모리장치가, 비트라인에 연결되는 메모리어레이와, 비트라인과 입출력라인 사이에 연결되며 컬럼선택신호에 의해 비트라인과 입출력라인을 연결하는 컬럼선택수단과, 입출력라인에 연결되며 센싱활성화신호에 의해 입출력라인의 전압을 센싱 및 증폭하여 출력데이타로 래치하는 센스앰프수단과, 입출력라인에 연결되며 입출력라인에서 디벨로프되는 전압레벨을 검출하며, 적정 전압레벨에서 스위칭되어 검출신호를 발생하는 수단과, 검출신호와 클럭신호를 입력하며 센싱구간이 시작되는 천이시점에서 컬럼선택신호 및 센싱활성화신호를 활성화시키고 프리차지신호를 비활성화시키며, 검출신호 입력시 컬럼선택신호 및 센싱활성화신� ��를 비활성화시키고 프리차지신호를 활성화시키는 제어수단으로 구성되어, 클럭신호의 센싱구간에서 입출력라인의 센싱전압이 적정 레벨로 디벨로프되는 것을 검출할 시 센싱 동작을 중단하고 프리차지 동작으로 천이시킨다.
4. 발명의 중요한 용도
반도체 메모리장치에서 억세스시간에 손실이 없으면서 사이클시간 중 최대의 프리차지 시간을 갖도록 하므로서, 데이타 출력 동작을 안정화시킬 수 있음.-
公开(公告)号：KR1019970053848A
公开(公告)日：1997-07-31
申请号：KR1019950066839
申请日：1995-12-29
Applicant: 삼성전자주식회사
Inventor： 이정혁
IPC: H01L27/04
Abstract: 로딩 보상회로를 갖는 반도체장치가 포함되어 있다. 본 발명은, 드라이버단의 출력신호를 하나 이상의 버스라인을 통하여 리시버단으로 전송하는 반도체장치에 있어서, 상기 버스라인의 소정의 지점에 위치하며, 상기 버스라인을 통해 전송된 상기 드라이버단의 출력신호를 받아 버퍼링하는 논리 수단 및 상기 논리 수단의 출력신호를 받아 드라이브하는 드라이빙 수단으로 구성된 로딩 보상회로를 구비하는 것을 특징으로 한다. 상기 논리 수단은 상기 드라이버단의 출력신호를 각각 받아 버퍼링하는 하나 이상의 인버터로 구성되며, 상기 드라이빙 수단은 상기 논리 수단의 출력단이 게이트에 각각 접속된 피모스 및 엔모스 트랜지스터로 이루어진 하나 이상의 인버터로 구성됨을 특징으로 한다. 따라서 본 발명은, 데이터신호가 통과하는 버스라인의 길이가 길어도 상기 버스라인을 통과한 데이터신호의 경사를 개선하고 펄스모양에 가까운 파형을 얻을 수 있는 장점이 있다.
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公开(公告)号：KR1019970012733A
公开(公告)日：1997-03-29
申请号：KR1019950025986
申请日：1995-08-22
Applicant: 삼성전자주식회사
Inventor： 이정혁
IPC: G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리장치의 비공유 센스 증폭기를 가지는 반도체 메모리장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 개개의 메모리 쎌 어레이 블럭에 서로 마주보는 파형, 엔형 센스 증폭기를 각각 독립적으로 배치하여 비트선쌍에 걸리는 로딩을 균등하게 하여 입출력의 증가, 입출력 회로의 영역확대시에도 비트선 센싱 속도를 균일하게 할 수 있는 코아 회로의 구조와 반도체 메모리장치에서 메모리 쎌 어레이 블럭 사이의 분리 게이트 회로를 제어하는 회로로서 센싱 인에이블 신호와 로우 어드레스 신호를 입력으로 하여 동시에 서로 다른 논리신호의 분리 게이트 제어 신호를 발생시켜 메모리 쎌과 비트선간의 향상된 차아지 셰어링 전압과 향상된 비트선 센싱 속도를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 하나 이상의 메모리 쎌을 포함하는 다수의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭과 이웃하는 메모리 쎌 어레이 블럭내의 메모리 쎌들간에 접속된 다수의 비트선쌍을 구비하는 반도체 메모리장치에 있어서, 서로 이웃하는 상기 메모리 쎌 어레이 블럭들의 사이에 위치하고 상기 비트선쌍에 접속되어 소정의 제어신호를 입력으로 하여 상기 비스선쌍을 동일한 전압레벨로 일치시키는 다수의 이퀄라이즈회로와, 상기 이퀄라이즈회로들 사이에 위치하고, 상기 비트선쌍에 접속되어 이웃하는 상기 메모리 쎌 어레이 블럭 사이에 각각 대응하는 피형 센스 증폭기와 엔형 센스 증폭기로 구성된 센스 증폭 회로와, 상기 센스 증폭 회로들 사이에 위치하고 소정의 제어신호를 입력으로 하여 상기 비트선쌍에 접속된 다수의 분리 게이트 회로와, 상기 분리 게이트 회로들 사이에 위치하고 상기 비트선쌍 및 입출력선쌍에 접속되어 컬럼 선택 신호를 받아 구동하는 컬럼 선택 게이트를 포함한다.
4. 발명의 중요한 용도
센스 증폭기를 포함하는 코아 구조를 가지는 반도체 메모리장치에 적합하게 사용된다.-
Patent Agency Ranking
公开(公告)号：KR1019960038971A
公开(公告)日：1996-11-21
申请号：KR1019950009637
申请日：1995-04-24
Applicant: 삼성전자주식회사
Inventor： 이정혁
IPC: G11C7/00
Abstract: 본 발명은 트리플 포트를 가진 디램 반도체 메모리장치에 관한 것으로서, 특히, 외측 블럭들은 M/2컬럼*N로우 더미 셀어레이를 가지는 홀수배의 M/2컬럼*N로우 셀어레이 블럭들 ; 인접하는 한 쌍의 M/2컬럼*N로우 셀어레이를 블럭들 사이에 배치되어 셀어레이 블럭들의 동일 입출력라인을 사용하는 각 M/2컬럼 셀어레이들에 공통으로 연결되고, M/2컬럼 데이타 비트를 가지는 짝수배의 공통 입출력부들을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 셀어레이 코아부 면적을 축소할 수 있어서 칩사이즈를 줄일 수 있다.-
公开(公告)号：KR1019960009953B1
公开(公告)日：1996-07-25
申请号：KR1019940001465
申请日：1994-01-27
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C7/06 , G11C7/22 , G11C11/4091
Abstract: a driver control circuit(50G) for variably controlling the current flowing in a first sense amp. driver by connecting the output to the control port of the first sense amp. driver; a bias circuit(50E) for constantly maintaining the current-flowing in the driving device regardless of the change of the outer source voltage by connecting the output to the control port of the driving device of the driver control circuit(50G); and a means for driving the driver control circuit(50G) and the bias circuit(50E) both by connecting the output to the input of the driver control circuit(50G) and the bias circuit(50E) and by connecting the input to the voltage inputted to the first sense amp.
Abstract translation: 用于可变地控制在第一感测放大器中流动的电流的驱动器控制电路（50G）。 驱动器通过将输出连接到第一感测放大器的控制端口。 驱动程序; 偏置电路（50E），用于通过将输出连接到驱动器控制电路（50G）的驱动装置的控制端口而不管外部电源电压的变化，恒定地保持驱动装置中的电流流动; 以及通过将输出连接到驱动器控制电路（50G）和偏置电路（50E）的输入端并通过将输入连接到电压来驱动驱动器控制电路（50G）和偏置电路（50E）的装置 输入到第一感测放大器。
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公开(公告)号：KR1019950009236B1
公开(公告)日：1995-08-18
申请号：KR1019920009409
申请日：1992-05-30
Applicant: 삼성전자주식회사
Inventor： 이정혁
IPC: G11C11/407
Abstract: The device comprises an outer pin, a refresh standard signal generator, a 1st inner address counter, a refresh master clock signal generator, a refresh controller and a refresh address counter. The outer pin inputs the system clock of a constant period inputted from the outside of memory chip for image processing, and the refresh standard signal generator generates refresh stasdard signal to assign the refresh point as input to a system clock and the 1st inner address counter decides the pulse width of the refresh standard signal by being counted by the system clock.
Abstract translation: 该装置包括外部引脚，刷新标准信号发生器，第一内部地址计数器，刷新主时钟信号发生器，刷新控制器和刷新地址计数器。 外部引脚输入从用于图像处理的存储芯片的外部输入的恒定周期的系统时钟，并且刷新标准信号发生器产生刷新stasdard信号，以将刷新点分配给系统时钟的输入，第一内部地址计数器决定 刷新标准信号的脉冲宽度由系统时钟计数。
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公开(公告)号：KR101411499B1
公开(公告)日：2014-07-01
申请号：KR1020080046134
申请日：2008-05-19
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C7/1006 , G11C13/0004 , G11C13/0035 , G11C13/0064 , G11C13/0069 , G11C16/3459 , G11C2013/0076
Abstract: 본 발명에 따른 가변 저항 메모리 장치의 관리 방법은, 선택된 메모리 영역에 기입될 쓰기 데이터를 입력받는 단계; 및 상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 영역에 선택적으로 쓰는 단계를 포함하되, 상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입한다.
상술한 관리 방법에 따르면, 상 변화 메모리 장치와 같은 가변 저항 메모리 장치에서 반복적으로 읽고 쓰는 동작에 따른 메모리 셀의 내구성 약화와 데이터 보유(Data retention) 문제를 해결할 수 있다.-
公开(公告)号：KR1020120136662A
公开(公告)日：2012-12-20
申请号：KR1020110055722
申请日：2011-06-09
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C13/0004 , G11C13/0007 , G11C13/003 , G11C13/0038 , G11C13/004 , G11C13/0069 , G11C2013/0054 , G11C2213/75
Abstract: PURPOSE: A resistive memory device and a sensing margin trimming method are provided to improve yield by sufficiently securing sensing margin even through a property distribution of memory cells is changed. CONSTITUTION: A resistive memory device(1000) includes a memory cell array(70) and a trimming circuit(100). The memory cell array includes a plurality of resistive memory cells. A trimming circuit generates a trimming signal according to a feature distribution shift value of the resistive memory cells. The feature distribution shift is obtained by measuring the shift of a peak distribution value of a reset current for the resistive memory cells. [Reference numerals] (100) Trimming circuit; (20) Write circuit; (40) Column decoder; (50) Row decoder; (60) Array control unit
Abstract translation: 目的：提供电阻式存储器件和感测余量修整方法，以便通过充分确保感测余量，即使通过存储器单元的特性分布来改变产量。 构成：电阻式存储器件（1000）包括存储单元阵列（70）和微调电路（100）。 存储单元阵列包括多个电阻存储单元。 微调电路根据电阻性存储单元的特征分布偏移值产生微调信号。 通过测量电阻性存储单元的复位电流的峰值分布值的偏移来获得特征分布偏移。 （附图标记）（100）修整电路; （20）写电路; （40）列解码器; （50）行解码器; （60）阵列控制单元
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