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公开(公告)号：KR1019990074811A
公开(公告)日：1999-10-05
申请号：KR1019980008643
申请日：1998-03-14
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 본 발명은 반도체 기억소자의 제조방법에 관한 것으로, 제1 도전형의 반도체기판 상에 스트레스 완충층 및 내산화성 물질층을 순차적으로 형성하는 단계와, 내산화성 물질층을 패터닝하여 스트레스 완충층의 소정영역 상에 내산화성 물질층 패턴을 형성하는 단계와, 내산화성 물질층 패턴의 측벽에 스페이서를 형성하는 단계와, 내산화성 물질층 패턴 및 스페이서를 이온주입 마스크로하여 제1 도전형의 불순물 이온을 주입함으로써 반도체기판 표면에 불순물층을 형성하는 단계와, 불순물층 상에 선택적으로 소자분리막을 형성함과 동시에 소자분리막 아래에 불순물층 내의 불순물들이 확산된 채널저지 영역을 형성하는 단계와, 소자분리막들 사이의 반도체기판 표면에 채널저지 영역보다 얕은 제1 도전형의 웰 영역을 형성하는 단계와, 채널저지 영� � 및 제1 도전형의 웰 영역 아래에 제2 도전형의 웰 영역을 형성하는 단계를 포함한다.
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公开(公告)号：KR1020080055402A
公开(公告)日：2008-06-19
申请号：KR1020060128709
申请日：2006-12-15
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/3205 , H01L21/28 , H01L21/768
Abstract: An interconnection structure is provided to use a conductive pattern as a fuse line by electrically connecting interconnections with a conductive pattern having a smaller line width than that of the interconnections. A conductive pattern(128) extends in one direction. Interconnections are electrically connected by the conductive pattern, extended in an extension direction of the conductive pattern and separated from each other in the extension direction wherein the interconnections have a greater line width than that of the conductive pattern. The interconnections can include a first material including metal and a second material having less resistance than the first material.
Abstract translation: 提供互连结构以通过将互连与具有比互连线宽小的线宽的导电图案电连接来使用导体图案作为熔丝。 导电图案（128）沿一个方向延伸。 互连通过导电图案电连接，在导电图案的延伸方向上延伸并且在延伸方向上彼此分离，其中互连具有比导电图案的线宽更大的线宽。 互连可以包括包括金属的第一材料和具有比第一材料更小的电阻的第二材料。
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公开(公告)号：KR100706800B1
公开(公告)日：2007-04-12
申请号：KR1020060000223
申请日：2006-01-02
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/3205
Abstract: 본 발명은 반도체 소자의 금속 배선 형성 방법을 제공한다. 이 방법에 따르면, 먼저 하부 금속 배선이 구비된 반도체 기판 상에 하부 금속 배선의 프로파일에 따라 일정한 두께로 증착되는 제 1 층간 절연막을 형성한다. 제 1 층간 절연막 상에 식각 정지막을 형성한다. 하부 금속 배선 상부의 식각 정지막을 노출하는 제 2 층간 절연막을 형성한다. 노출된 식각 정지막을 제거하여 제 1 층간 절연막을 노출하는 식각 정지막 패턴을 형성한 후, 노출된 제 1 층간 절연막을 식각하여 하부 금속 배선을 노출하는 비아 홀을 형성함으로써, 반도체 소자의 금속 배선이 형성된다. 이에 따라, 후속의 상부 금속 배선을 형성하는 공정에서 오정렬이 발생하더라도 하부 금속 배선 이외의 절연 되어야 하는 영역과 연결되는 불량을 방지함으로써, 반도체 소자의 안정적인 동작이 실현될 수 있는 반도체 소자의 금속 배선 형성 방법을 제공할 수 있다.
금속 배선, 비아, 중첩 마진, 오정렬, 식각 정지막Abstract translation: 本发明提供了一种用于形成半导体器件的金属布线的方法。 根据该方法，根据下部金属互连的轮廓，在设置有具有预定厚度的下部金属互连的半导体衬底上沉积第一层间绝缘膜。 蚀刻停止膜形成在第一层间绝缘膜上。 形成暴露下金属互连上的蚀刻停止膜的第二层间绝缘膜。 通过去除露出的蚀刻停止膜形成用于暴露第一层间绝缘膜的蚀刻停止膜图案，然后蚀刻暴露的第一层间绝缘膜以形成暴露下部金属互连的通孔， 它形成。 因此，即使在形成由防止与区域连接的缺陷后续的上金属布线的的步骤发生错位到除半导体装置的下金属配线金属进行绝缘用它可以实现半导体器件的稳定操作线形成 可以提供方法。
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公开(公告)号：KR1020030021652A
公开(公告)日：2003-03-15
申请号：KR1020010055017
申请日：2001-09-07
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
Abstract: PURPOSE: A unit cell of a static random access memory(SRAM) is provided to minimize a three dimension phenomenon by making transistors constituting the unit cell of the SRAM have a rectangular type, and to increase an operation speed by forming the unit cell whose width and length are similar. CONSTITUTION: The first and second active regions(310,320) are disposed in a straight line of a semiconductor substrate, crossing the center of the unit cell and separated from each other. The third and fourth active regions(330,340) are in parallel with the first and second active regions, disposed in the semiconductor substrate at both sides of the first and second active regions, respectively. An isolation layer pattern is disposed in a predetermined region of the semiconductor substrate to define the first, second, third and fourth active regions. The first and second gate electrodes(410,420) cross the first and third active regions and the second and fourth active regions, respectively. A word line(400) of a straight line type passes through a gap between the first and second gate electrodes and crosses the third and fourth active regions.
Abstract translation: 目的：提供静态随机存取存储器（SRAM）的单位单元，以通过使构成SRAM的单位晶体管的晶体管具有矩形类型来最小化三维现象，并且通过形成单位单元的宽度来增加操作速度， 长度相似。 构成：第一和第二有源区（310,320）设置在半导体衬底的直线上，与单元电池的中心相交并彼此分离。 第三和第四有源区域（330,340）分别与第一和第二有源区域平行地布置在第一和第二有源区域两侧的半导体衬底中。 隔离层图案设置在半导体衬底的预定区域中以限定第一，第二，第三和第四有源区。 第一和第二栅极电极（410,420）分别与第一和第三有源区域以及第二和第四有源区域交叉。 直线型的字线（400）通过第一和第二栅电极之间的间隙，并穿过第三和第四有源区。
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Patent Agency Ranking
公开(公告)号：KR1020030015703A
公开(公告)日：2003-02-25
申请号：KR1020010049585
申请日：2001-08-17
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: PURPOSE: A structure of dielectric layer in multilevel interconnection and a manufacturing method thereof are provided to form an insulating spacer for filling an opening over-etched by mis-alignment during a photolithography process, thereby preventing short between adjacent wires. CONSTITUTION: A structure of dielectric layer in multilevel interconnection has a first interlayer dielectric film(130) and an etch stop film(140). A contact wire(160) is passed in turn through the first interlayer dielectric film(130) and the etch stop film(140). The contact wire(160) is connected to a first conductive film pattern on an upper portion of the etching prevention film(140). A third interlayer dielectirc film(130) covers the first conductive film and has an opening for exposing an upper surface of the first conductive film pattern at a desired region. An insulating film spacer covers a sidewall of the opening while exposing the first conductive film pattern. The exposed first conductive film pattern is connected to a second conductive film pattern on an upper portion of the third interlayer dielectric film(130).
Abstract translation: 目的：提供多层互连中的电介质层的结构及其制造方法，以在光刻工艺期间形成用于填充通过错误对准而被过蚀刻的开口的绝缘间隔物，从而防止相邻导线之间的短路。 构成：多层互连中的电介质层的结构具有第一层间绝缘膜（130）和蚀刻停止膜（140）。 接触线（160）依次通过第一层间电介质膜（130）和蚀刻停止膜（140）。 接触导线160连接到防腐蚀膜140的上部的第一导电膜图案。 第三层间绝缘膜（130）覆盖第一导电膜并且具有用于在期望区域暴露第一导电膜图案的上表面的开口。 绝缘膜间隔件在露出第一导电膜图案的同时覆盖开口的侧壁。 暴露的第一导电膜图案连接到第三层间电介质膜（130）的上部上的第二导电膜图案。
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公开(公告)号：KR1019990011460A
公开(公告)日：1999-02-18
申请号：KR1019970034564
申请日：1997-07-23
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/28
Abstract: 본 발명은 메탈 콘택을 구비하는 반도체장치 및 그 제조방법에 관해 개시한다. 본 발명은 콘택홀이 형성되는 층간절연막과 상기 층간절연막 하부에 존재하는 도전성 라인간의 식각선택비를 이용한 자기정렬적인 방법으로 콘택홀과 활성영역간의 오버레이 마진(overlay margine)이 부족한 영역에 콘택홀을 구비한다. 이에 따라 채널 길이가 긴 트랜지스터가 형성되고 형성된 트랜지스터는 모든 공정이 종료된 후에도 양호한 전류특성을 유지할 수 있다.
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公开(公告)号：KR1019980005887A
公开(公告)日：1998-03-30
申请号：KR1019960025266
申请日：1996-06-28
Applicant: 삼성전자주식회사
Inventor： 장형순
IPC: H01L21/335
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公开(公告)号：KR1020170080928A
公开(公告)日：2017-07-11
申请号：KR1020150190834
申请日：2015-12-31
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7833 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L27/092 , H01L27/0924 , H01L27/1104 , H01L28/00 , H01L29/0852 , H01L29/1045 , H01L29/1083 , H01L29/1608 , H01L29/165 , H01L29/66545 , H01L29/66628 , H01L29/66636 , H01L29/66681 , H01L29/7834 , H01L29/7848
Abstract: 반도체소자및 이를제조하는방법에관한것이다. 반도체소자는, 제1 게이트구조체의양측에배치되며제1 도전형의도펀트를포함하는제1 소스/드레인영역들과제1 소스/드레인영역들의상부에접하며제1 게이트구조체의양단아래에배치되며, 제1 도전형과상이한제2 도전형의도펀트를포함하는카운터영역들과, 제1 소스/드레인영역들아래에접하며제2 도전형의도펀트를포함하는제1 할로영역들을포함한다.
Abstract translation: 一种半导体器件及其制造方法。 半导体器件中，被布置在所述第一栅极结构的两侧上的第一栅极结构的两端下被布置紧靠在第一源/漏区任务第一源极的顶部/漏极区包括第一导电类型的掺杂剂， 该区域包括计数器和，它们的源/漏区下抵靠第一晕圈区包括第二导电类型，其包括所述第二导电类型与第一导电类型的不同的掺杂剂的掺杂剂。
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公开(公告)号：KR1020140126618A
公开(公告)日：2014-10-31
申请号：KR1020130045022
申请日：2013-04-23
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/0924 , H01L21/823807 , H01L21/823814 , H01L21/823821 , H01L27/0207 , H01L27/1108 , H01L29/785 , H01L21/762 , H01L27/0886 , H01L27/1104 , H01L29/66628 , H01L29/66795
Abstract: 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 제1 핀; 상기 제1 핀과 교차하도록 형성된 제1 게이트 전극; 상기 제1 게이트 전극의 양측에, 상기 제1 핀 상에 형성된 제1 상승된 소오스/드레인(elevated source/drain); 및 상기 제1 핀의 주변에 형성되는 제1 필드 절연막을 포함하되, 상기 제1 필드 절연막은 상기 제1 핀의 상면보다 낮은 제1 부분과, 상기 제1 부분으로부터 돌출되어 상기 제1 핀의 상면보다 높게 형성되고 상기 제1 상승된 소오스/드레인과 접촉하는 제2 부분을 포함한다.
Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括第一引脚，与第一引脚交叉形成的第一栅电极，形成在第一栅电极两侧上的第一引脚上的第一升高源极和漏极，以及第一场绝缘层， 围绕第一针形成。 第一场绝缘层包括比第一销的上侧低的第一部分和从第一部分突出的第二部分高于第一销的上侧，并且与第一高架 来源和流失。
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