公开(公告)号：KR101574746B1

公开(公告)日：2015-12-07

申请号：KR1020090018488

申请日：2009-03-04

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: G11C13/0004 ,  G11C2213/72 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144

Abstract: 가변저항메모리소자및 그제조방법을제공한다. 기판상에선택소자들을형성하고, 상기선택소자들상에도전층을형성하고, 상기도전층을제 1 방향의패터닝하여, 상기제 1 방향과교차하는방향으로이격되고상기제 1 방향으로인접한한 쌍의선택소자들을연결하는도전패턴을형성하고, 상기도전패턴상에가변저항물질층을형성하고, 그리고상기가변저항물질층및 상기도전패턴을제 2 방향의패터닝하여, 상기제 1 방향으로이격되는가변저항체들을형성하고, 상기제 1 방향으로이격된전극들을형성하는것을포함한다.

公开(公告)号：KR1020140133726A

公开(公告)日：2014-11-20

申请号：KR1020130053207

申请日：2013-05-10

Applicant: 삼성전자주식회사

Inventor： 박재후 ,  석성대 ,  차동호 ,  하대원

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/785 ,  H01L29/7853

Abstract: 반도체 장치의 제조방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 및 상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함한다.

Abstract translation: 半导体器件的制造方法包括：通过对基板进行图案化而形成有源引脚，在基板上形成穿过有源引脚的牺牲栅极图案，形成覆盖牺牲栅极图案的层间绝缘膜，通过使有源引脚 通过去除牺牲栅极图案在层间绝缘膜中，并且通过氧化由间隙区域暴露的有源销的一部分，在衬底和有源引脚之间形成绝缘图案。

公开(公告)号：KR101321948B1

公开(公告)日：2013-10-28

申请号：KR1020070102007

申请日：2007-10-10

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  김상윤

IPC: H01L27/02

CPC classification number: H01L27/2409 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233

Abstract: 저항소자를 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판을 포함한다. 상기 반도체기판 상에 하부 층간절연막이 제공된다. 상기 제1 회로 영역의 상기 하부 층간절연막을 관통하는 제1 홀 및 상기 제2 회로 영역의 상기 하부 층간절연막을 관통하는 제2 홀이 제공된다. 상기 제1 홀 내에 차례로 적층된 제1 반도체 패턴 및 제2 반도체 패턴이 제공된다. 상기 제2 홀 내에 제공되며 상기 제2 반도체 패턴과 동일한 결정구조를 갖는 제1 저항 소자(resistor)가 제공된다.

公开(公告)号：KR1020100137884A

公开(公告)日：2010-12-31

申请号：KR1020090056136

申请日：2009-06-23

Applicant: 삼성전자주식회사

Inventor： 전영주 ,  이광우 ,  하대원

IPC: G11C16/00 ,  G11C5/06 ,  G11C11/00

CPC classification number: G11C8/10 ,  G11C7/12 ,  G11C7/18 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028

Abstract: PURPOSE: A variable resistance memory device is provided to supply a uniform current to a memory cell by varying the resistance of a bit line selection circuit. CONSTITUTION: A first memory cell is connected to a row decoder(141) through a word line. A second memory cell is connected to the row decoder through the word line. A first transistor selects the first memory cell. A second transistor selects the second memory cell. A bit line selection circuit(120) selects the first and the second memory cell. The bit line selection circuit compensates for a resistance difference due to the length difference between the first word line length and the second word line length.

Abstract translation: 目的：提供可变电阻存储器件，通过改变位线选择电路的电阻来向存储器单元提供均匀的电流。 构成：第一存储单元通过字线连接到行解码器（141）。 第二存储单元通过字线连接到行解码器。 第一晶体管选择第一存储单元。 第二晶体管选择第二存储单元。 位线选择电路（120）选择第一和第二存储单元。 位线选择电路补偿由于第一字线长度和第二字线长度之间的长度差导致的电阻差。

公开(公告)号：KR1020100116493A

公开(公告)日：2010-11-01

申请号：KR1020090035241

申请日：2009-04-22

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  하대원 ,  이광우

IPC: G11C7/12 ,  G11C8/08

CPC classification number: G11C13/0004 ,  G11C8/08 ,  G11C13/0028 ,  G11C2213/72

Abstract: PURPOSE: A variable resistance memory device is provided to supply a constant current to a memory cell by differently forming the resistance of a word line selection circuit. CONSTITUTION: A memory cell array(110) comprises a plurality of memory banks(BANK1-BANKm) and is connected to a data input and output circuit(120) through a bit line. The data input and output circuit exchanges data with the outside. A row selection circuit(130) receives DRA(Decoded Row Address) from a row decoder(140). The row decoder decodes the row address from the outside.

Abstract translation: 目的：提供可变电阻存储器件，通过不同地形成字线选择电路的电阻来向存储器单元提供恒定电流。 构成：存储单元阵列（110）包括多个存储体（BANK1-BANKm），并通过位线连接到数据输入和输出电路（120）。 数据输入和输出电路与外部交换数据。 行选择电路（130）从行解码器（140）接收DRA（解码行地址）。 行解码器从外部解码行地址。

公开(公告)号：KR1020090123244A

公开(公告)日：2009-12-02

申请号：KR1020080049221

申请日：2008-05-27

Applicant: 삼성전자주식회사

Inventor： 이정혁 ,  이광진 ,  하대원 ,  정기태 ,  강대환

IPC: G11C13/02 ,  G11C7/10 ,  G11C5/14

CPC classification number: G11C11/56 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0078 ,  G11C2213/79 ,  G11C5/14 ,  G11C7/1096 ,  G11C13/0038 ,  G11C2213/72

Abstract: PURPOSE: A phase change memory device and a writing method thereof are provided to increase durability by preventing characteristic deterioration of a phase-change memory cell irrespective of repetitive writing of reset data. CONSTITUTION: It is determined whether write data to be written in a selected phase-change memory cell is set data or reset data(S10). Write data corresponding to the set data offers a pulse for writing the set data to the phase-change memory cell. A write operation of the set data having no write verification operation is performed(S50). Write data corresponding to the reset data performs a write-write verification loop. A level of a pulse corresponding to an initial reset status is offered at a level lower than a pulse for writing general reset data(S20). A write verification operation for the reset data is performed(S30). A pulse having a level increased more than a previously applied pulse is provided to the selected phase-change memory cell(S40).

Abstract translation: 目的：提供相变存储器件及其写入方法以通过防止相变存储器单元的特性劣化来提高耐久性，而不管重复写入复位数据。 构成：确定要写入所选择的相变存储单元中的写入数据是否被设置数据或复位数据（S10）。 与设定数据相对应的写入数据提供用于将设定数据写入相变存储单元的脉冲。 执行没有写入验证操作的设置数据的写入操作（S50）。 与复位数据相对应的写入数据执行写入验证循环。 提供与初始复位状态对应的脉冲电平低于写入通用复位数据的脉冲（S20）。 执行复位数据的写入验证操作（S30）。 具有比预先施加的脉冲高的电平的脉冲被提供给所选择的相变存储单元（S40）。

公开(公告)号：KR100678476B1

公开(公告)日：2007-02-02

申请号：KR1020050033257

申请日：2005-04-21

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/336

CPC classification number: H01L29/4925 ,  H01L21/266 ,  H01L29/6659 ,  H01L29/66795 ,  H01L29/7851

Abstract: 씬 바디(Thin Body)의 활성 영역 상에 적어도 두 개의 게이트 실리콘 패턴들을 갖는 더블 게이트 트랜지스터들 및 그 형성방법들을 제공한다. 상기 트랜지스터들 및 그 형성방법들은 서로 다른 불순물 이온 농도들을 각각 갖는 게이트 실리콘 패턴들을 사용해서 반도체 메모리 장치의 전류 구동 능력을 향상시킬 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판으로부터 돌출하는 활성 영역을 형성한다. 상기 활성 영역에 불순물 확산 영역이 배치된다. 상기 활성 영역상에 차례로 적층된 게이트 절연 패턴 및 게이트 패턴을 형성한다. 이때에, 상기 게이트 패턴은 서로 다른 불순물 이온 농도들을 각각 갖는 게이트 실리콘 패턴들로 구성된다.
반도체 기판, 활성 영역, 게이트 패턴.

公开(公告)号：KR1020000007303A

公开(公告)日：2000-02-07

申请号：KR1019980026582

申请日：1998-07-02

Applicant: 삼성전자주식회사

Inventor： 조창현 ,  고관협 ,  이미향 ,  하대원

IPC: H01L29/772

CPC classification number: H01L29/6659 ,  H01L21/26506 ,  H01L21/823807 ,  H01L21/823892 ,  H01L29/0847 ,  H01L29/1079 ,  H01L29/7833

Abstract: PURPOSE: A method of fabricating a MOS transistor is provided to form a stable P-N junction by isolating lattice defects such as dislocation and extended defect from a P-N junction region. CONSTITUTION: The method comprises the steps of forming a gate electrode on a semiconductor substrate; implanting conductive impurity ions into the semiconductor substrate of both sides of the gate electrode to form a source/drain region; and implanting a nonconductive impurity into the source/drain region to form a precipitate region for controlling substrate defects in the source/drain region, wherein the nonconductive impurity is one selected from a group consisting of oxygen, carbon, and nitrogen.

Abstract translation: 目的：提供一种制造MOS晶体管的方法，通过从P-N结区域分离诸如位错和延伸缺陷的晶格缺陷来形成稳定的P-N结。 构成：该方法包括以下步骤：在半导体衬底上形成栅电极; 将导电杂质离子注入到栅极两侧的半导体衬底中以形成源/漏区; 以及将非导电杂质注入到源极/漏极区域中以形成用于控制源极/漏极区域中的衬底缺陷的沉淀区域，其中非导电杂质是选自氧，碳和氮的一种。

公开(公告)号：KR1019990018379A

公开(公告)日：1999-03-15

申请号：KR1019970041555

申请日：1997-08-27

Applicant: 삼성전자주식회사

Inventor： 하대원

IPC: H01L21/28

Abstract: 반도체 장치의 저항체 형성 방법을 개시한다. 본 발명은 주변 회로 영역과 주회로 영역을 가지는 반도체 기판 상에 절연막을 형성한다. 이후에, 반도체 기판의 주변 회로 영역 상에 위치하는 절연막의 일부분에 콘택홀(contact hole)을 형성하며, 반도체 기판의 주변 회로 영역 상에 위치하는 절연막의 일부분에 그루브(groove)를 형성한다. 다음에, 절연막 상에 콘택홀 및 그루브를 채우는 도전막을 형성한다. 이어서, 도전막을 평탄화하여 콘택홀 내로 한정되는 도전막 패턴 및 그루브 내로 한정되는 저항체를 형성한다.

公开(公告)号：KR1019970054543A

公开(公告)日：1997-07-31

申请号：KR1019950059344

申请日：1995-12-27

Applicant: 삼성전자주식회사

Inventor： 하대원 ,  이주영

IPC: H01L29/86

Abstract: 본 발명은 상대적으로 좁은 영역에서 패턴의 한계에 구애받지 않으면서도 큰 저항값을 갖는 저항체를 형성하기 위한 것으로, 반도체 기판의 필드 영역(1)에 제1배선 물질로 제1저항체층을 형성한 후 제1저항체층의 일부를 격자 형태로 제거하여 상호간 격리되도록 남아있는 저항체 섬들(10)을 형성하고, 저항체 섬들을 절연막으로 덮고, 컨택 패드가 형성될 두 저항체 섬들 각각의 한쪽 가장자리에 하나의 컨택홀을 형성하고 나머지 저항체 섬들 각각의 양쪽 가장자리 위에 두개의 컨택홀들을 형성하며, 제2배선 물질로 제2저항층(14)을 형성하여 저항체 섬들이 상호 연결되게 함으로써, 저항체를 평면적이 아닌 입체적으로 구성함으로써 종래와 동일한 면적을 사용하면서도 컨택의 깊이 ×컨택의 개수 만큼의 저항체 길이를 추가로 확보하는 것이 가능하기 문에 칩사이즈를 줄이는데 도움이 되며 현재의 패턴 리소그래피의 한계에 크게 영향을 받지 않고도 저항을 형성할 수 있다.