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公开(公告)号：KR1020040107224A
公开(公告)日：2004-12-20
申请号：KR1020030038231
申请日：2003-06-13
Applicant: 삼성전자주식회사
IPC: G11C8/00
Abstract: PURPOSE: A semiconductor memory device provided with a fuse option circuit is provided to prevent the rise of the manufacturing cost by omitting the metal option mask. CONSTITUTION: A semiconductor memory device provided with a fuse option circuit includes a fuse option circuit(2), a chip select buffer circuit(4) and an address buffer circuit(10). The fuse option circuit outputs the pad control signals of the first and the second logics in response to the fuse cutting state. The chip select buffer circuit outputs the first and the second pad select signals so as to select one among the address inputs of the pads by receiving the applied chip select signal and the pad control signals. And, the address buffer circuit outputs the inner address signal so as to make one among the address inputs of the pads valid in response to the logic of the first and the second pad select signals outputted from the chip select buffer circuits.
Abstract translation: 目的：设置有保险丝选择电路的半导体存储器件，以通过省略金属选择掩模来防止制造成本的上升。 构成：设置有保险丝选择电路的半导体存储器件包括保险丝选择电路（2），片选缓冲电路（4）和地址缓冲电路（10）。 保险丝选择电路响应于熔丝切断状态输出第一和第二逻辑的焊盘控制信号。 芯片选择缓冲电路输出第一和第二焊盘选择信号，以通过接收所施加的芯片选择信号和焊盘控制信号来选择焊盘的地址输入中的一个。 并且，地址缓冲器电路输出内部地址信号，以使得在片选地址输入中的一个响应于从芯片选择缓冲器电路输出的第一和第二焊盘选择信号的逻辑而有效。
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公开(公告)号：KR100454118B1
公开(公告)日：2004-10-26
申请号：KR1020010065334
申请日：2001-10-23
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/12005 , G11C11/41 , G11C29/12 , G11C2029/1202 , G11C2029/1204
Abstract: The voltage (VCC1) applied to a memory cell array (110), is higher than the voltage (VCC2) applied to the row decoder (120), column decoder (130) and input/output circuit (140) during a wafer burn-in-test operation mode. An Independent claim is also included for test method of semiconductor memory.
Abstract translation: 施加到存储器单元阵列（110）的电压（VCC1）高于在晶片老化期间施加到行解码器（120），列解码器（130）和输入/输出电路（140）的电压（VCC2） 试运行模式。 独立声明也包含在半导体存储器的测试方法中。
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公开(公告)号：KR1020040044581A
公开(公告)日：2004-05-31
申请号：KR1020020072617
申请日：2002-11-21
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: PURPOSE: An internal power supply voltage generation circuit of a semiconductor memory device is provided to generate a constant internal power supply voltage insensitively to the increase of an external power supply voltage. CONSTITUTION: A differential comparator compares an applied reference voltage with an internal division power supply voltage. A driver part outputs an internal power supply voltage to an output node in response to a comparison output of the differential comparator. And a voltage divider part includes a top resistor which is connected between the output node and a division node of the driver part and maintains a constant resistance as to the variation of an external power supply voltage, and it includes a bottom resistor which is connected between the division node and a ground and has a resistance proportional to the variation of the external power supply voltage linearly. And the voltage divider part divides the internal power supply voltage with a resistance ratio of the resistors and then sets the internal division power supply voltage to the division node.
Abstract translation: 目的：提供半导体存储器件的内部电源电压产生电路，以便不利地增加外部电源电压而产生恒定的内部电源电压。 构成：差分比较器将施加的参考电压与内部分压电源电压进行比较。 驱动器部分响应于差分比较器的比较输出，向输出节点输出内部电源电压。 并且分压器部分包括连接在输出节点和驱动器部分的分割节点之间的顶部电阻器，并且对于外部电源电压的变化保持恒定的电阻，并且其包括底部电阻器，其连接在 分割节点和地，并具有与外部电源电压线性变化成比例的电阻。 并且分压器部分用电阻器的电阻比将内部电源电压分压，然后将内部分压电源电压设置到分频节点。
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公开(公告)号：KR1020030034408A
公开(公告)日：2003-05-09
申请号：KR1020010065334
申请日：2001-10-23
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/12005 , G11C11/41 , G11C29/12 , G11C2029/1202 , G11C2029/1204
Abstract: PURPOSE: A semiconductor memory device and a testing method thereof are provided to prevent a latch-up phenomenon by applying different voltages a cell region and a peripheral circuit region during a wafer burn-in test mode. CONSTITUTION: A plurality of word lines(WL1 to WL4) are arrayed on a memory cell array(110). A plurality of bit lines are arrayed on the memory cell array(110). The word lines(WL1 to WL4) and the bit lines cross each other. A couple of bit lines are formed with the bit lines. A plurality of memory cells are arrayed on intersections between the word lines(WL1 to WL4) and the bit lines. The first supply voltage(VCC1) is applied to the memory cell array(110) through a power pad(201). A row decoder(120), a column decoder(130), and an input/output circuit(140) are formed at a peripheral circuit region.
Abstract translation: 目的：提供一种半导体存储器件及其测试方法，以在晶片老化测试模式期间通过在单元区域和外围电路区域施加不同电压来防止闩锁现象。 构成：多个字线（WL1〜WL4）排列在存储单元阵列（110）上。 多个位线被排列在存储单元阵列（110）上。 字线（WL1〜WL4）和位线交叉。 一些位线与位线形成。 在字线（WL1〜WL4）和位线之间的交叉点上排列有多个存储单元。 第一电源电压（VCC1）通过功率垫（201）施加到存储单元阵列（110）。 在外围电路区域形成行解码器（120），列解码器（130）和输入/输出电路（140）。
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公开(公告)号：KR1019990060766A
公开(公告)日：1999-07-26
申请号：KR1019970081010
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 동작 전류의 감소와 안정적인 번-인 테스트를 실행하기 위한 반도체 메모리 장치에 관한 것으로서, 메모리 셀들과; 워드 라인들과; 상기 워드 라인들 중 하나를 선택하고, 상기 워드 라인을 내부 전원 전압으로 구동하기 위한 로우 디코더와; 외부로부터 고전압을 인가받아 상기 내부 전원 전압에 비해서 높은 전압 레벨을 갖는 고전압인지 그 여부를 검출하고, 상기 고전압이 상기 내부 전원 전압보다 클 때 검출 신호를 발생하기 위한 고전압 검출 회로와; 상기 고전압 검출 회로에 연결되고, 외부 전원 전압을 인가받아 상기 내부 전원 전압을 발생하고, 번인 테스트 모드시 상기 검출 신호에 응답하여 상기 전원 전압 레벨과 동일한 상기 내부 전원 전압을 발생하기 위한 내부 전원 전압 발생 회로를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR102222968B1
公开(公告)日：2021-03-04
申请号：KR1020140115178
申请日：2014-09-01
Applicant: 삼성전자주식회사
IPC: G11C8/00 , G11C11/4063 , G11C11/413
Abstract: 어드레스정렬기는커맨드어드레스제공부, 정렬신호제공부및 정렬부를포함한다. 상기커맨드어드레스제공부는제1 클럭신호에동기하여커맨드어드레스신호를지연시켜상기제1 클럭신호에동기되는동기커맨드어드레스신호를출력한다. 상기정렬신호제공부는제2 클럭신호에동기하여칩 셀렉트신호를지연시켜상기제2 클럭신호에동기되는정렬클럭신호들을출력한다. 상기정렬부는상기정렬클럭신호들에동기되어상기동기커맨드어드레스신호에포함되는복수의어드레스들을출력한다. 본발명에따른어드레스정렬기를사용하면, 칩셀렉트신호에기초하여생성되는정렬클럭신호에동기하여복수의어드레스들을정렬함으로써어드레스정렬기를포함하는메모리장치의동작속도를높일수 있다.
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公开(公告)号：KR100653699B1
公开(公告)日：2006-12-04
申请号：KR1020040061527
申请日：2004-08-04
Applicant: 삼성전자주식회사
IPC: H01L27/11 , H01L21/8244
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 배치방법을 공개한다. 이 장치는 복수개의 워드 라인 선택신호들과 복수개의 컬럼 선택신호들에 응답하여 억세스되는 복수개의 메모리 셀들을 구비한 메모리 셀 어레이, 로우 어드레스를 디코딩하여 복수개의 워드 라인 선택신호들을 발생하는 로우 디코더, 및 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더를 구비하고, 로우 및 컬럼 디코더가 복수개의 인버터들 및 복수개의 NAND게이트들을 구비하고, 복수개의 인버터들 각각은 적어도 하나이상의 제1풀업 트랜지스터 및 제1풀다운 트랜지스터를 구비하고, 복수개의 NAND게이트들 각각은 적어도 2개이상의 제2풀업 트랜지스터들 및 적어도 2개이상의 제2풀다운 트랜지스터들을 구비하며, 제1 및 제2풀업 트랜지스터들 및 제1 및 제2풀다운 트랜지스터들이 적어도 2개이상의 층에 쌓아서 배치된 것을 특징으로 한다. 따라서, 메모리 셀 어레이의 레이아웃 면적을 축소에 따라 주변회로의 레이아웃 면적을 줄이는 것이 가능함으로써 전체적인 레이아웃 면적을 줄이는 것이 가능하다.
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公开(公告)号：KR100615573B1
公开(公告)日：2006-08-25
申请号：KR1019990049752
申请日：1999-11-10
Applicant: 삼성전자주식회사
Inventor： 한공흠
IPC: G11C7/06
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 메모리 셀 어레이, 제1상태의 센스 증폭기 인에이블 신호에 응답하여 메모리 셀 어레이로부터 출력되는 데이터를 증폭하여 출력하기 위한 복수개의 센스 증폭기들, 제2상태의 센스 증폭기 인에이블 신호에 응답하여 복수개의 센스 증폭기들 각각의 출력 라인쌍에 연결되어 출력 라인쌍을 프리차지하기 위한 복수개의 프리차지 수단들, 및 제2상태의 제어신호에 응답하여 제1상태의 출력신호쌍을 발생하고, 제1상태의 제어신호에 응답하여 상기 복수개의 센스 증폭기들 각각으로부터 출력되는 출력신호쌍을 구동하여 상보적인 데이터신호쌍을 발생하기 위한 복수개의 감지 증폭 드라이버들로 구성되어 있다. 따라서, 데이터 리드시에 그라운드 노이즈에 의한 리드 속도 지연을 방지할 수 있다.
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公开(公告)号：KR1020060089274A
公开(公告)日：2006-08-09
申请号：KR1020050009867
申请日：2005-02-03
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 테스트 모드등과 같은 특정 모드로 진입하는 모드 진입회로에 관한 것이다. 본 발명에서는, 패키징된 반도체 소자에 대해서 SVDT 입력 신호 하나로 다양한 특정 모드로의 진입이 가능하도록 하고, 패키징전의 웨이퍼 상태의 반도체 소자에 대해서도 하나의 옵션 패드만을 사용하여 다양한 특정 모드로의 진입이 가능하도록 한다. 그 결과, 특정 모드마다 진입 회로를 추가하여야 하는 종래의 번거로운 문제점을 해소하고, 간략화된 회로 구성으로 인해 전체 칩 사이즈 또한 보다 줄일 수 있게 된다.
반도체, 모드 진입회로, SVDT, PMRS
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