公开(公告)号：KR102222968B1

公开(公告)日：2021-03-04

申请号：KR1020140115178A

申请日：2014-09-01

Applicant: 삼성전자주식회사

Inventor： 이창용 ,  한공흠

IPC: G11C8/00 ,  G11C11/4063 ,  G11C11/413

CPC classification number: G11C8/18 ,  G11C8/06

Abstract: 어드레스 정렬기는 커맨드 어드레스 제공부, 정렬 신호 제공부 및 정렬부를 포함한다. 상기 커맨드 어드레스 제공부는 제1 클럭 신호에 동기하여 커맨드 어드레스 신호를 지연시켜 상기 제1 클럭 신호에 동기되는 동기 커맨드 어드레스 신호를 출력한다. 상기 정렬 신호 제공부는 제2 클럭 신호에 동기하여 칩 셀렉트 신호를 지연시켜 상기 제2 클럭 신호에 동기되는 정렬 클럭 신호들을 출력한다. 상기 정렬부는 상기 정렬 클럭 신호들에 동기되어 상기 동기 커맨드 어드레스 신호에 포함되는 복수의 어드레스들을 출력한다. 본 발명에 따른 어드레스 정렬기를 사용하면, 칩 셀렉트 신호에 기초하여 생성되는 정렬 클럭 신호에 동기하여 복수의 어드레스들을 정렬함으로써 어드레스 정렬기를 포함하는 메모리 장치의 동작 속도를 높일 수 있다.

公开(公告)号：KR1020160026386A

公开(公告)日：2016-03-09

申请号：KR1020140115178

申请日：2014-09-01

Applicant: 삼성전자주식회사

Inventor： 이창용 ,  한공흠

IPC: G11C8/00 ,  G11C11/4063 ,  G11C11/413

CPC classification number: G11C8/18 ,  G11C8/06

Abstract: 어드레스정렬기는커맨드어드레스제공부, 정렬신호제공부및 정렬부를포함한다. 상기커맨드어드레스제공부는제1 클럭신호에동기하여커맨드어드레스신호를지연시켜상기제1 클럭신호에동기되는동기커맨드어드레스신호를출력한다. 상기정렬신호제공부는제2 클럭신호에동기하여칩 셀렉트신호를지연시켜상기제2 클럭신호에동기되는정렬클럭신호들을출력한다. 상기정렬부는상기정렬클럭신호들에동기되어상기동기커맨드어드레스신호에포함되는복수의어드레스들을출력한다. 본발명에따른어드레스정렬기를사용하면, 칩셀렉트신호에기초하여생성되는정렬클럭신호에동기하여복수의어드레스들을정렬함으로써어드레스정렬기를포함하는메모리장치의동작속도를높일수 있다.

Abstract translation: 地址对准器包括命令地址提供单元，对准信号提供单元和对准单元。 命令地址提供单元通过与第一时钟信号同步地延迟命令地址信号而与第一时钟信号同步地输出同步命令地址信号。 对准信号提供单元通过与第二时钟信号同步地延迟片选信号而与第二时钟信号同步地输出对准时钟信号。 对准单元与对准时钟信号同步地输出包括在同步命令地址信号中的多个地址。 根据本发明的地址对准器（如果使用的话）可以通过与基于芯片选择信号生成的对准时钟信号同步地对准多个地址来增加存储器件的操作速度。

公开(公告)号：KR1020140131851A

公开(公告)日：2014-11-14

申请号：KR1020130119651

申请日：2013-10-08

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  박철성 ,  이재욱 ,  유장우 ,  장태성 ,  한공흠

IPC: G11C29/42

CPC classification number: G11C29/42 ,  G06F11/1048 ,  G11C29/1201

Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 입출력 게이팅 회로를 포함한다. 상기 에러 정정 회로는 복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공한다. 상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 메모리 셀 어레이에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받아 상기 메모리 셀 어레이에 재기입한다.

Abstract translation: 半导体存储器件包括存储单元阵列，纠错电路和输入/输出（I / O）门控电路。 误差校正电路接收包括多个单位数据的第一主数据，并根据预先存储在存储单元阵列中的第一主数据和初始数据生成第二主数据和奇偶校验数据，并提供包括第二主数据 主数据和奇偶校验数据。 I / O门控电路读取第二主数据中不写入存储单元阵列的单元数据的初始数据，并将读取的初始数据提供给纠错电路，并接收由误差校正的初始数据 当执行在存储单元阵列中写入部分第二主数据的部分更新操作时，将修正电路重新写入存储单元阵列中接收到的初始数据。

公开(公告)号：KR1020140131849A

公开(公告)日：2014-11-14

申请号：KR1020130083251

申请日：2013-07-16

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  박철성 ,  장태성 ,  한공흠 ,  유장우

IPC: G11C7/10

CPC classification number: G11C7/1006 ,  G06F13/1668 ,  G11C7/1078

Abstract: 반도체 메모리 장치는 메모리 셀 어레이, 데이터 반전/마스크 인터페이스 및 기입 회로를 포함한다. 상기 데이터 반전/마스크 인터페이스는 복수의 단위 데이터들을 구비하는 데이터 블록을 수신하고, 상기 단위 데이터의 제1 데이터 크기보다 작은 제2 데이터 크기에 포함되는 제1 데이터 비트들의 수에 기초하여 상기 단위 데이터들 각각에 대한 데이터 마스크 신호를 선택적으로 활성화시킨다. 상기 기입 회로는 상기 데이터 블록을 수신하고 상기 데이터 마스크 신호에 응답하여 상기 단위 데이터들 각각을 선택적으로 상기 메모리 셀 어레이에 기입하는 마스크된 기입 동작을 수행한다.

Abstract translation: 半导体存储器件包括存储单元阵列，数据反转/掩模接口和写入电路。 数据反转/掩模接口接收包括多个单元数据的数据块，并且数据反转/掩码接口基于第二数据位中的第一数据位的数目，选择性地启用与多个单元数据中的每一个相关联的每个数据掩码信号 每个单位数据的数据大小。 第二数据大小小于单位数据的第一数据大小。 写入电路接收数据块并执行屏蔽写入操作，其响应于数据掩码信号选择性地将多个单元数据中的每一个写入存储单元阵列。

公开(公告)号：KR1020060083568A

公开(公告)日：2006-07-21

申请号：KR1020050004435

申请日：2005-01-18

Applicant: 삼성전자주식회사

Inventor： 임보탁 ,  김수연 ,  손종필 ,  한공흠

IPC: H01L27/04 ,  H01L27/00

CPC classification number: H01L27/0207 ,  H01L27/105 ,  H01L27/10897 ,  H01L27/11898

Abstract: 반도체 메모리 장치가 개시되어진다. 그러한 반도체 메모리 장치는 복수 개의 행과 열의 교차점마다 연결된 단위 메모리 셀이 매트릭스 형태로 형성되어 있는 셀 영역 및 상기 메모리 셀들의 억세스 동작에 필요한 주변 회로 소자들이 형성되며, 상기 주변 회로 소자들이 형성된 패턴 밀도와 상기 셀 영역의 패턴 밀도간의 차에 기인하는 패턴 형성 편차를 줄이기 위하여 반도체 메모리 장치의 동작에는 참여하지 않는 의사 회로 패턴을 상기 주변 회로 소자들에 인접하여 형성할 영역에, 상기 장치의 회로 동작에 필요하게 되는 동작 커패시터가 형성되어 있는 주변 회로 영역을 구비한다. 그리하여, 본 발명은 반도체 메모리 장치가 점차 고집적화, 소형화되어감에 따라 칩 내에서 메모리 셀의 구동을 위한 회로를 구성하는 트랜지스터가 형성되지 않는 영역이 줄어들게 되어 동작 커패시터를 형성할 공간이 줄어드는 문제를 해결하는 효과를 갖는다.
동작 커패시터, 모스 커패시터, 주변 회로 영역, 셀 영역, 로딩 효과

公开(公告)号：KR1020060027484A

公开(公告)日：2006-03-28

申请号：KR1020040076247

申请日：2004-09-23

Applicant: 삼성전자주식회사

Inventor： 한공흠

IPC: G11C8/08

Abstract: 본 발명은 저전력 소모를 추구하는 동기형 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 동기형 반도체 메모리 장치는, 복수개의 메모리 셀 들을 구비하는 메모리 블록을 복수 개로 구비하는 메모리 셀 어레이와; 인가되는 어드레스 신호에 응답하여 상기 복수 개의 메모리 블록 들 중 적어도 하나 이상의 블록을 선택하고 선택된 블록의 워드라인들을 인에이블 하기 위한 워드라인 디코더 회로와; 상기 인에이블 된 워드라인들이 연결된 메모리 셀들의 데이터를 리드하기 위하여, 인가되는 어드레스 신호에 응답하여 비트라인을 순차적으로 인에이블시키는 컬럼 디코더회로와; 상기 인에이블 되는 각각의 비트라인을 통하여 메모리 셀에서 출력되는 데이터들을 순차적으로 감지 증폭하는 센스앰프 회로와; 상기 센스앰프에서 순차적으로 출력되는 데이터들을 각각 저장하기 위한 복수개의 레지스터 회로를 구비한다. 본 발명에 따르면, 적은 전류를 소모하므로 저전력 소모의 메모리에 적합하다.

버스트, 동기, 레지스터, 저전력

公开(公告)号：KR100267011B1

公开(公告)日：2000-10-02

申请号：KR1019970081010

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 한공흠 ,  박철성 ,  신인철

IPC: G11C11/407

CPC classification number: G11C8/08

Abstract: PURPOSE: An internal power voltage generator of a semiconductor memory device is provided to supply constant voltage to an inner circuit regardless of increase of external power voltage. CONSTITUTION: A row decoder(130) selects one of the word lines, and drives the word lines with an internal power voltage. A high voltage detector receives a high voltage from the outside, determines if the high voltage is higher than the internal power voltage, and generates a detection signal if the high voltage is higher than the internal power voltage. An internal power voltage generator is connected to the high voltage detector, generates the internal power voltage after receiving the external power voltage, and generates the internal power voltage being identical with the external power voltage level according to the selection signal.

Abstract translation: 目的：提供半导体存储器件的内部电源电压发生器，用于向内部电路提供恒定电压，而不管外部电源电压的增加。 构成：行解码器（130）选择字线之一，并用内部电源电压驱动字线。 高电压检测器从外部接收高电压，判断高电压是否高于内部电源电压，如果高电压高于内部电源电压，则产生检测信号。 内部电源电压发生器连接到高电压检测器，在接收外部电源电压后产生内部电源电压，并根据选择信号产生与外部电源电压相同的内部电源电压。

公开(公告)号：KR102133233B1

公开(公告)日：2020-07-13

申请号：KR1020130119651

申请日：2013-10-08

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  박철성 ,  이재욱 ,  유장우 ,  장태성 ,  한공흠

IPC: G11C29/42 ,  G11C29/12 ,  G06F11/10

公开(公告)号：KR100813628B1

公开(公告)日：2008-03-14

申请号：KR1020070002091

申请日：2007-01-08

Applicant: 삼성전자주식회사

Inventor： 한공흠

IPC: G11C7/06 ,  G11C7/08

CPC classification number: G11C7/065 ,  G11C7/08 ,  G11C7/1087 ,  G11C7/12 ,  G11C2207/002

Abstract: A semiconductor memory device having a data bus sense amplifier of latch type varying according to timing and a data sensing method thereof are provided to increase immunity to noise as having stable sense amplification function. A memory cell array includes memory cells arranged in rows and columns. A row decoder selects one of the rows and activates the selected row. A bit line sense amplifier senses and amplifies data from memory cells of the selected row through the columns. A data bus sense amplifier(30) senses and amplifies data outputted from the bit line sense amplifier. A control logic enables the bit line sense amplifier and the data bus sense amplifier during read operation, and operates the enabled data bus sense amplifier in a semi-latch type for a fixed period, and then operates the same in a full-latch type.

Abstract translation: 提供具有根据定时变化的锁存类型的数据总线读出放大器及其数据检测方法的半导体存储器件，以增加对噪声的抗扰性，因为其具有稳定的读出放大功能。 存储单元阵列包括以行和列排列的存储单元。 行解码器选择其中一行并激活所选行。 位线读出放大器通过列检测并放大所选列的存储单元的数据。 数据总线读出放大器（30）感测并放大从位线读出放大器输出的数据。 在读取操作期间，控制逻辑使得位线读出放大器和数据总线读出放大器能够以固定周期的半锁存器类型运行使能的数据总线读出放大器，然后以全锁存器类型运行。

公开(公告)号：KR1020050112223A

公开(公告)日：2005-11-30

申请号：KR1020040037149

申请日：2004-05-25

Applicant: 삼성전자주식회사

Inventor： 한공흠 ,  남효윤

IPC: G11C8/08

Abstract: 본 발명은 스텐바이 상태에서 셀 소모전류를 감소시키는 반도체 메모리장치의 워드라인 구동회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리장치의 워드라인 구동회로는, 데이터를 저장하기 위한 메모리 셀과, 상기 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)를 출력하는 메인워드라인 디코더와, 상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스 인에이블신호(SEB)에 의해 해당 메모리 셀의 워드라인을 구동하는 섹션워드라인 디코더와, 상기 섹션워드라인 디코더로부터 출력된 워드라인 구동신호를 상기 셀 인에이블신호(MWL)가 인가되는 동안 Vpp레벨로 유지되도록 하고 셀 디세이블신호(/MWL)신호가 인가될 때 상기 워드라인 구동신호를 VBB 레벨로 유지시키는 키핑회로로 구성한다.
본 발명은 워드라인 구동 시 Vpp레벨과 VBB레벨 사이에서 차징 또는 디스차징되는 Vpp레벨과 Vss레벨로 스위칭폭을 줄여 소모되는 전하량을 최소화하도록 하여 스탠바이 상태에서 소모전류를 감소시킬 수 있고, 칩면적을 줄여 코스트를 줄일 수 있으며, 저전력 소모 및 저비용을 요구하는 모바일 제품에 적용할 수 있다.