公开(公告)号：KR1019970023712A

公开(公告)日：1997-05-30

申请号：KR1019950034997

申请日：1995-10-11

Applicant: 삼성전자주식회사

Inventor： 한석현 ,  이상진 ,  심경보 ,  조대식

IPC: H01L21/28

Abstract: 반도체 장치의 폴리사이드 게이트 형상방법이 개시되어 있다.
본 발명의 방법은 반도체기판상에 폴리실리콘층과 금속 실리사이드층이 적층되어진 구조물을 에칭하여 게이트를 형성하는 반도체장치의 실리사이드 게이트 형성방법에 있어서, 에칭공정은 폴라즈마를 이용하여 금속 실리사이드층 전부를 에칭하는 단계와 폴라즈마를 이루는 입자의 에너지를 증가시키는 작용을 하는 전력을 금속 실리사이드층 에칭단계에서보다 상대적으로 작게 하여 폴리실리콘층을 에칭하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
따라서, 종래의 다단 에칭공정에 비해 간단하고 신속하게 형태적 및 기능적으로 안정성 있는 폴리사이드 게이트를 형성할 수 있는 효과를 가진다.

公开(公告)号：KR100655272B1

公开(公告)日：2006-12-08

申请号：KR1019990016703

申请日：1999-05-11

Applicant: 삼성전자주식회사

Inventor： 한석현

IPC: H01L21/28

Abstract: 본 발명은 반도체장치 제조에서의 다마신 공정에 관한 것으로서,
콘택과 배선을 위한 공간을 미리 절연막층 상부에 식각 형성하고 상기 공간을 채울 도전층을 적층한 다음 상기 절연막층 위쪽에 있는 도전층을 제거함으로써 배선계통을 구분하여 반도체장치의 회로를 형성하게 하는 다마신 공정에 있어서, 절연막층 위쪽에 있는 배선과 배선 사이의 도전층을 제거하는 방법은 CMP 기법을 사용하여 제거하는 단계와 에칭을 통해 제거하는 단계를 순차적으로 구비하여 이루어지는 것을 특징으로 한다.
따라서, 중간 절연층 상단에 도전층이 완전히 제거되지 않음으로써 배선계통이 다른 배선들 사이에 단락을 일으켜 반도체장치의 불량을 초래하는 문제와 배선금속이 CMP에 의해 너무 많이 제거되어 배선기능을 저하시키는 문제를 함께 해결할 수 있게 된다.
다마신 공정, CMP, 에칭,

公开(公告)号：KR1020010073289A

公开(公告)日：2001-08-01

申请号：KR1020000001549

申请日：2000-01-13

Applicant: 삼성전자주식회사

Inventor： 한석현

IPC: H01L27/108

CPC classification number: H01L28/82 ,  H01L27/0207 ,  H01L27/10808

Abstract: PURPOSE: A DRAM(dynamic random access memory) device is provided to increase the capacitance of a capacitor by enlarging the surface of a storage electrode in the capacitor. CONSTITUTION: A storage electrode(220) comprises a pair of cells(200). The plane of a cell(200) is a rectangular type. Combining two cells(200) with the gap between the two cells, a rectangular shape is formed. The storage electrode(220) connected with a contact plug(210) is divided into a body unit(220a) and a protrusion unit that is protruded from the sidewall of the body unit(220a). The protrusion unit of each storage electrode(220) is overlapped with a portion of the other cell(200).

Abstract translation: 目的：提供DRAM（动态随机存取存储器）装置，通过放大电容器中的存储电极的表面来增加电容器的电容。 构成：存储电极（220）包括一对电池（200）。 电池（200）的平面是矩形。 将两个电池（200）与两个电池之间的间隙组合，形成矩形。 与接触插头（210）连接的存储电极（220）被分为主体单元（220a）和从主体单元（220a）的侧壁突出的突出单元。 每个存储电极（220）的突出单元与另一个单元（200）的一部分重叠。

公开(公告)号：KR1020000032885A

公开(公告)日：2000-06-15

申请号：KR1019980049502

申请日：1998-11-18

Applicant: 삼성전자주식회사

Inventor： 한석현 ,  채희선

IPC: H01L21/00

Abstract: PURPOSE: A method for ensuring the quality of a semiconductor device is provided to reduce a production time and a feed back time when a bad device is generated, and feed back a bad generation data instant. CONSTITUTION: A method for ensuring the quality of a semiconductor device includes three steps. A first step is to stay a wafer for a process. A second step is to process the stayed wafer in a wafer processing apparatus and, simultaneously, monitor an output parameter outputted from a wafer processing apparatus and an input parameter inputted to the wafer processing apparatus to in a quality security unit. A third step is to move the wafer to a second wafer processing apparatus or stop the wafer processing apparatus according to whether the monitored input parameter and output parameter are a suitable value or not.

Abstract translation: 目的：提供一种确保半导体器件质量的方法，以便在产生不良器件时减少生产时间和反馈时间，并反馈不良发生数据。 构成：确保半导体器件的质量的方法包括三个步骤。 第一步是保留晶圆进行处理。 第二步是在晶片处理装置中处理滞留的晶片，同时，监视从晶片处理装置输出的输出参数和输入到晶片处理装置的输入参数到质量安全单元。 第三步是将晶片移动到第二晶片处理装置，或者根据所监视的输入参数和输出参数是否为合适值来停止晶片处理装置。

公开(公告)号：KR1020000032858A

公开(公告)日：2000-06-15

申请号：KR1019980049475

申请日：1998-11-18

Applicant: 삼성전자주식회사

Inventor： 한석현

IPC: H01L21/28

Abstract: PURPOSE: A method is provided to fabricate a semiconductor device which can assure mis align margin of a photo lithography process. CONSTITUTION: A method for fabricating a semiconductor device capable of assuring mis align margin comprises a step of forming a first conductive film pattern on a semiconductor substrate(21). Then, a planarization insulating film is formed on a front surface of the semiconductor substrate in order to cover the first conductive film pattern, and a contact hole(35) revealing the surface of the semiconductor substrate is formed by patterning the planarization insulating film. And, to prevent the electric shortage in case of mis align when forming the contact hole, a buffer film pattern(37a) is formed on both side walls of the contact hole. And a second conductive film(39) is formed to bury the contact hole. According to the method, mis align margin can be assured in case of mis align when forming the contact hole, by forming the buffer film pattern on both side walls of the contact hole.

Abstract translation: 目的：提供一种制造半导体器件的方法，该半导体器件可以确保光刻工艺的不对准裕度。 构成：一种制造半导体器件的方法，该半导体器件能够确保误配准边缘包括在半导体衬底（21）上形成第一导电膜图案的步骤。 然后，在半导体衬底的前表面上形成平坦化绝缘膜以覆盖第一导电膜图案，并且通过对平坦化绝缘膜进行构图来形成露出半导体衬底的表面的接触孔（35）。 并且，为了防止在形成接触孔时误配置的情况下的电气不足，在接触孔的两侧壁上形成有缓冲膜图案（37a）。 并且形成第二导电膜（39）以埋置接触孔。 根据该方法，通过在接触孔的两个侧壁上形成缓冲膜图案，可以在形成接触孔时错误对准的情况下确保错位对准边缘。

公开(公告)号：KR100212697B1

公开(公告)日：1999-08-02

申请号：KR1019960003083

申请日：1996-02-08

Applicant: 삼성전자주식회사

Inventor： 한석현 ,  황연백

IPC: H01L21/28

Abstract: 본 발명은 콘택(contact)을 형성하는 방법에 관한 것으로 콘택 사이즈를 축소하여 설계 마진을 증가시킴으로써 포토공정시의 미스얼라인이 발생하는 경우에도 콘택의 치명적인 불량을 방지하는데 목적이 있다.
이를 위해 본 발명은 기판위에 옥사이드를 형성하고 상기 옥사이드 전면에 포토레지스트를 도포한 후 소정의 패턴으로 노광, 현상하고 에칭하여 콘택을 형성하는 방법에 있어서, 상기 에칭은 에칭조건을 달리 설정하여 다단계로 이루어지는 것을 특징으로 한다.

公开(公告)号：KR1020040079127A

公开(公告)日：2004-09-14

申请号：KR1020030014057

申请日：2003-03-06

Applicant: 삼성전자주식회사

Inventor： 한석현 ,  박영규 ,  구덕자

IPC: H01L21/3065

Abstract: PURPOSE: A plasma etcher chamber system is provided to improve the processing performance and lengthen the lifetime by using a multi-plasma source for generating plasma from RF power of 27MHz and RF power of 2MHz. CONSTITUTION: A plasma etcher chamber(10) is used for processing a wafer. An RF generator(44) includes two separative RF generators in order to supply RF power to an electrode of the plasma etcher chamber. A matching controller(46) is used for matching control on the RF power. A system computer(45) is used to control the matching controller. A match assembly(47) is used for receiving the RF power from the matching controller and providing the RF power to the electrode of the plasma etcher chamber.

Abstract translation: 目的：提供等离子体蚀刻室系统，通过使用多等离子体源从27MHz的RF功率和2MHz的RF功率产生等离子体来提高处理性能并延长使用寿命。 构成：等离子体蚀刻室（10）用于处理晶片。 RF发生器（44）包括两个分离RF发生器，以便向等离子体蚀刻室的电极提供RF功率。 匹配控制器（46）用于对RF功率进行匹配控制。 系统计算机（45）用于控制匹配控制器。 匹配组件（47）用于从匹配控制器接收RF功率并将RF功率提供给等离子体蚀刻室的电极。

公开(公告)号：KR1020020014896A

公开(公告)日：2002-02-27

申请号：KR1020000048091

申请日：2000-08-19

Applicant: 삼성전자주식회사

Inventor： 한석현

IPC: H01L21/66

Abstract: PURPOSE: A method for controlling a process to form a semiconductor device is provided to prevent a process defect, by immediately taking a necessary action regarding an abnormal state of equipment in real time. CONSTITUTION: A history of each lot regarding a good-quality die is stored in a data base. A process condition of a run in progress is compared with a good-quality data base in real time. Whether the comparison result satisfies prepared specifications is determined. If the process condition of the run in progress satisfies the specifications, the equipment in which the run is in progress is maintained to operate. If not, the equipment is stopped.

Abstract translation: 目的：提供一种用于控制形成半导体器件的工艺的方法，以通过立即对设备的异常状态实时地进行必要的动作来防止工艺缺陷。 构成：每个批次关于优质模具的历史存储在数据库中。 将正在进行的运行的处理条件与实时的高质量数据库进行比较。 确定比较结果是否满足准备的规格。 如果正在运行的过程状态满足规范，则运行中正在进行的设备保持运行。 如果没有，设备停止。

公开(公告)号：KR1019990012270A

公开(公告)日：1999-02-25

申请号：KR1019970035611

申请日：1997-07-28

Applicant: 삼성전자주식회사

Inventor： 김병현 ,  한석현

IPC: H01L21/00

Abstract: 본 발명은 반도체장치의 제조설비의 레벨링 방법에 관해 개시한다. 반도체장치의 제조설비 예컨대, TCP 폴리 디스크 쿼츠의 측면에 해당 설비의 규격이나 일련번호와 같은 제원을 새긴다. 따라서 반도체 장치의 제조공정 예컨대, 플라즈마 식각 공정에서 공정의 특성상 상기 제조설비의 측면에 선정된 레벨링 포인트가 손상되는 것을 최소화하여 이 곳에 새겨진 제원을 나타내는 기록이 삭제되는 것을 방지함으로써 상기 제조설비를 쉽게 지속적으로 관리할 수 있다. 뿐만 아니라 상기 레벨링 포인트의 손상으로 인해 발생되는 파티클의 발생이 최소화될 수 있으므로, 반도체장치의 제조공정의 안정성을 확보할 수 있고, 반도체장치의 수율을 증가시킬 수도 있다.

公开(公告)号：KR1019980015774A

公开(公告)日：1998-05-25

申请号：KR1019960035212

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 김동윤 ,  한석현 ,  손권 ,  김기상

IPC: H01L27/108

Abstract: 본 발명은 커패시터를 형성하는 과정에서 드라이 에칭에 따른 하부전극의 촤아지 업(charge up)과 방전(discharge)에 따른 하부전극에서의 결함발생과 이로 인한 셀 영역의 손상을 방지하는 방법에 관한 것이다. 이를 위해 본 발명은 웨이퍼의 가장자리에서 커패시터의 하부전극부분을 감광막이나 상부전극으로 완전히 감싸서 상부전극의 드라이 에칭 및 오버에칭이 실시되더라도 하부전극이 에칭 플라즈마에 노출되지 않도록하여 순간적인 방전에 의한 하부전극의 손상 및 이로 인한 셀 영역의 손상을 방지한다.