公开(公告)号：KR100655436B1

公开(公告)日：2006-12-08

申请号：KR1020050072356

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 김주리 ,  한정욱 ,  강성택 ,  이창훈 ,  박성철

IPC: H01L21/336

Abstract: A semiconductor device is provided to avoid a punch-through phenomenon generated by the shrunk size of a transistor and a reduction of a channel length by implanting high-density impurity ions into a channel region. An active region is defined in a substrate(10) by an isolation layer(16). A gate electrode(20) elongates, crossing the active region and the isolation layer. A source region and a drain region are formed in the active region at both sides of the gate electrode. First and second regions(11,12) extend in a channel region under the gate electrode in a direction parallel with the length direction of the channel region, including impurity ions of first and second densities different from each other, respectively. The first density is higher than the second density, and the first region includes an interface between the channel region and the isolation layer.

Abstract translation: 提供半导体器件以避免由于晶体管的尺寸缩小以及通过将高密度杂质离子注入到沟道区域而减小沟道长度而产生的穿通现象。 有源区通过隔离层（16）限定在衬底（10）中。 栅极电极（20）延伸穿过有源区和隔离层。 源极区和漏极区形成在栅电极两侧的有源区中。 第一和第二区域（11,12）分别在包括第一和第二密度的杂质离子的沟道区域的长度方向的平行方向上的栅电极下方的沟道区域中延伸。 第一密度高于第二密度，并且第一区域包括沟道区域与隔离层之间的界面。

公开(公告)号：KR1020060113121A

公开(公告)日：2006-11-02

申请号：KR1020050036006

申请日：2005-04-29

Applicant: 삼성전자주식회사

Inventor： 전희석 ,  윤승범 ,  한정욱 ,  김용태

IPC: H01L27/115

CPC classification number: H01L29/7881 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42324 ,  H01L27/11526

Abstract: A split gate-type NVM(non-volatile memory) is provided to reduce the entire memory size by decreasing an overlapping region of a source region and a floating gate. A source region(30) and a drain region(40) are formed in a semiconductor substrate(10), separated from each other. A source extension part is formed on the source region, made of a conductor. The conductor can be polysilicon doped impurity ions. A gate insulation layer is formed on the semiconductor substrate and the source extension part. A floating gate(50) is formed on the gate insulation layer to overlap the source extension part and the source region. A floating gate poly insulation layer and a tunneling insulation layer are formed on the upper surface and the lateral surface of the floating gate, respectively. A control gate(60) overlaps the floating gate.

Abstract translation: 提供了分离栅型NVM（非易失性存储器），以通过减少源区域和浮动栅极的重叠区域来减小整个存储器大小。 在半导体衬底（10）中形成源区（30）和漏区（40），彼此分离。 源极延伸部分形成在由导体制成的源极区域上。 导体可以是多晶硅掺杂的杂质离子。 在半导体衬底和源延伸部分上形成栅极绝缘层。 在栅极绝缘层上形成浮栅（50）以与源极延伸部分和源极区域重叠。 分别在浮栅的上表面和侧表面上形成浮栅多晶绝缘层和隧道绝缘层。 控制栅极（60）与浮动栅极重叠。

公开(公告)号：KR1020060097884A

公开(公告)日：2006-09-18

申请号：KR1020050018771

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  윤승범 ,  한정욱 ,  전희석 ,  서보영 ,  권혁기 ,  최용석

IPC: H01L27/115

CPC classification number: H01L29/7885 ,  G11C16/0425 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328 ,  H01L27/11526

Abstract: 스플리트 게이트형 비휘발성 메모리 소자 및 그 형성 방법을 제공한다. 이 소자는 부유 게이트의 일측에서 워드라인(제어 게이트)의 반대편에 위치하는 커플링 게이트를 구비하는 것을 특징으로 한다. 그리고 이 방법은 부유 게이트를 덮는 게이트 층간절연막이 형성된 기판의 전면 상에 게이트막을 적층하고 패터닝하여 제어게이트와 커플링 게이트를 형성하는 것을 특징으로 한다. 이로써, 상기 커플링 게이트의 커플링 효과에 의해 프로그램 효율과 소거 효율을 높일 수 있다.
스플리트 게이트, 커플링

公开(公告)号：KR1020060089938A

公开(公告)日：2006-08-10

申请号：KR1020050010056

申请日：2005-02-03

Applicant: 삼성전자주식회사

Inventor： 강상우 ,  한정욱 ,  김용태 ,  윤승범

IPC: H01L21/336

Abstract: 수직한 게이트 전극의 트랜지스터들을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 트랜지스터 구조체는 횡방향에서 마주보는 제 1 및 제 2 측면과 종방향에서 마주보는 제 3 및 제 4 측면을 갖는 반도체 패턴, 반도체 패턴의 제 1 및 제 2 측면에 인접하여 배치되는 게이트 패턴들, 반도체 패턴의 제 3 및 제 4 측면에 직접 접촉하면서 배치되는 불순물 패턴들 및 게이트 패턴들과 반도체 패턴 사이에 개재되는 게이트 절연막 패턴을 구비한다. 이처럼 게이트 패턴들이 채널 영역의 측면에 배치되기 때문에, 반도체 장치의 집적도를 증가시키면서 더불어 트랜지스터의 채널 폭을 증가시킬 수 있다.

公开(公告)号：KR1020060078146A

公开(公告)日：2006-07-05

申请号：KR1020040116845

申请日：2004-12-30

Applicant: 삼성전자주식회사

Inventor： 전희석 ,  윤승범 ,  한정욱 ,  김용태

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  G11C16/0425 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42328 ,  H01L21/28273

Abstract: 비휘발성 기억소자, 그 제조방법 및 동작 방법이 개시된다. 이 소자는, 기판 상에 게이트 절연막을 개재하여 형성된 부유게이트와, 상기 부유게이트 상에 형성된 터널 절연막과, 상기 게이트 절연막을 통한 전하의 주입을 유도하는 선택 게이트 전극과, 상기 터널 절연막을 통한 전하의 터널링을 유도하는 제어 게이트 전극을 포함한다. 상기 선택 게이트 전극은 상기 제어 게이트 전극과 절연되어 있다. 본 발명에 따른 기억소자는 부유 게이트 상에 선택 게이트 전극 및 제어 게이트 전극을 형성하여 각 게이트 전극에 전압을 인가함으로써 기입 및 소거가 가능하다.

Abstract translation: 公开了一种非易失性存储器件，其制造方法及其操作方法。 该器件包括：形成在衬底上的浮置栅极，其间插入栅极绝缘膜;隧道绝缘膜，形成在浮置栅极上;选择栅极电极，用于引导电荷通过栅极绝缘膜注入; 以及用于诱导隧穿的控制栅电极。 选择栅电极与控制栅电极绝缘。 根据本发明的存储元件能够通过在浮置栅极上形成选择栅极电极和控制栅极电极并向每个栅极电极施加电压来写入和擦除。

公开(公告)号：KR100564625B1

公开(公告)日：2006-03-30

申请号：KR1020040033070

申请日：2004-05-11

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  박성우

IPC: H01L21/762

CPC classification number: H01L21/76224 ,  H01L21/823481

Abstract: 전하트랩을 방지하며 높은 게이트 전압이 인가되는 트렌치 소자분리막을 포함하는 반도체 소자 및 그 제조방법에 대해 개시한다. 개시된 발명은 트렌치의 내측 표면에 형성되고 질소를 함유하는 CVD 산화막을 포함하는 적어도 1층 이상의 절연막 및 전하트랩 방지 절연막 상에 형성된 질화막 라이너를 포함한다.
전하트랩, 높은 게이트 전압, 트렌치, 소자분리막, 질소, CVD막

公开(公告)号：KR1020060019470A

公开(公告)日：2006-03-03

申请号：KR1020040072189

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 박영삼 ,  윤승범 ,  한정욱 ,  강성택 ,  양승진

IPC: H01L27/115

CPC classification number: H01L21/28273 ,  H01L29/42324 ,  H01L29/66553 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854 ,  H01L29/7881 ,  H01L21/823437

Abstract: 비휘발성 반도체 소자가 제공된다. 기판 상에 일 방향으로 연장되어 형성되고 기판의 주면(主面) 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디, 도형의 둘레를 따라 반도체 바디 내에 일부 형성된 채널 영역, 채널 영역 상에 위치하는 터널링 절연막, 터널링 절연막 상에 위치하고 채널 영역과 전기적으로 절연된 플로팅 게이트, 플로팅 게이트 상에 위치하는 게이트간 절연막, 게이트간 절연막 상에 위치하고 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 형성된 소스/드레인 영역을 포함한다. 또한, 비휘발성 반도체 소자의 제조 방법이 제공된다.
비휘발성 반도체 소자, 전계 집중 현상, 선택적 에피택셜 성장, 언더컷, 어닐링

公开(公告)号：KR100470987B1

公开(公告)日：2005-07-05

申请号：KR1019970041803

申请日：1997-08-28

Applicant: 삼성전자주식회사

Inventor： 김진우 ,  한정욱

IPC: H01L27/10 ,  H01L27/115

Abstract: 본 발명은 저전압용 비휘발성 메모리 장치에 관한 것으로서, 특히 커패시터 영역에 대응하는 소자 분리영역 상부의 제 1 도전층 측벽에 상기 제 1 도전층과 동일한 막질로 형성된 스페이서와, 상기 스페이서와 제 1 도전층 하부의 소자 분리영역 내에 형성된 반타원형 홈을 포함하면서 상기 결과물 전면에 형성된 절연막 및 상기 홈을 채우면서 상기 절연막 상부면에 형성된 제 2 도전층으로 이루어진 커패시터를 구비하는 것을 특징으로 한다. 따라서, 본 발명은 대용량의 커패시턴스를 확보할 수 있기 때문에 상기 장치에 공급되는 전압 크기를 저전압으로 낮출 수 있다.

公开(公告)号：KR1020050052598A

公开(公告)日：2005-06-03

申请号：KR1020030085766

申请日：2003-11-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  김병호 ,  유현기 ,  윤승범 ,  박성철 ,  김주리 ,  김광태 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/105 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11546

Abstract: 본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

公开(公告)号：KR100475086B1

公开(公告)日：2005-03-10

申请号：KR1020020047242

申请日：2002-08-09

Applicant: 삼성전자주식회사

Inventor： 박영삼 ,  한정욱

IPC: H01L27/115

Abstract: SONOS EEPROM 및 그 제조방법을 개시한다. 본 발명에서 제안하는 EEPROM은 기판 상에 하부산화막, 질화막, 상부산화막 및 플로팅 게이트가 순차로 적층된 스택들, 스택들 사이의 기판 내에 형성된 소스/드레인, 소스/드레인을 노출시키면서 스택들 측벽과 상부를 피복하는 절연산화막, 및 절연산화막을 따라 형성되어 플로팅 게이트를 감싸는 컨트롤 게이트를 포함하여 스플릿 게이트(split gate) 구조를 취하는 것이 특징이다. 본 발명에 의하면, 컨트롤 게이트 팁에 집중된 전계를 얻을 수 있으므로, 컨트롤 게이트에 낮은 전압을 인가하여도 턴-온시킬 수 있고 프로그램 전류가 감소되며 프로그램 효율을 향상시킬 수 있다.