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公开(公告)号：KR100856667B1
公开(公告)日：2008-09-05
申请号：KR1020070009755
申请日：2007-01-31
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L21/302 , H01L21/336
Abstract: 본 발명에서는 새로운 형태의 금속 리프트 오프 방법을 제시하고, 이를 다중게이트를 사용하는 MESFET이나 HEMT소자 제조방법에 적용하여 게이트 간의 거리를 줄일 수 있는 반도체 제조방법을 제시한다. 본 발명에 의한 금속 리프트 오프 방법은 기판 상에 폴리머층을 형성하고 패터닝하는 단계, 노출된 상기 기판을 등방성 식각공정으로 식각하는 단계, 상기 기판 상에 금속층을 형성하는 단계 및 상기 폴리머층 및 상기 폴리머층 위에 형성된 상기 금속층을 제거하는 단계를 포함한다.
리프트 오프, 다중 게이트, HEMT, MESFET, 고주파 스위치-
公开(公告)号：KR100695670B1
公开(公告)日：2007-03-16
申请号：KR1020050118372
申请日：2005-12-06
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L21/3065
CPC classification number: H01L29/66462
Abstract: A method for offset wide-recess of high electron mobility transistors is provided to improve breakdown voltage characteristics between a gate and a drain by forming a wide-recess area between the gate and the drain. A first pattern for defining a wide-recess area is formed on a substrate including a channel layer(100), a barrier layer(110), a cap layer(120), and source and drain electrodes(140,130). A part of the cap layer of the wide-recess area is etched by using the first pattern as a mask. A second pattern is formed on the semiconductor substrate to define a gate area. The cap layer of the gate area is etched by using the second pattern as a mask. A gate electrode(150) is formed.
Abstract translation: 提供了一种用于高电子迁移率晶体管的偏移宽凹槽的方法，以通过在栅极和漏极之间形成宽的凹槽区域来改善栅极和漏极之间的击穿电压特性。 用于限定宽凹部区域的第一图案形成在包括沟道层（100），阻挡层（110），盖层（120）以及源极和漏极（140,130）的衬底上。 通过使用第一图案作为掩模来蚀刻宽凹部区域的盖层的一部分。 在半导体衬底上形成第二图形以限定栅极区域。 通过使用第二图案作为掩模蚀刻栅极区域的盖层。 形成栅电极（150）。
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公开(公告)号：KR100973989B1
公开(公告)日：2010-08-05
申请号：KR1020080010968
申请日：2008-02-04
Applicant: 재단법인서울대학교산학협력재단
IPC: H03K19/20
Abstract: 본 발명은 논인버트 기능 회로와 인버트 기능 회로의 설계가 간단한 모바일 기반 논리 회로에 대한 것으로서 저항과 제 1 공명 터널링 다이오드의 직렬연결로 이루어진 입력부 및 제 2 공명 터널링 다이오드와 제 3 공명 터널링 다이오드가 직렬 연결된 출력부를 포함하고, 상기 출력부의 출력 노드에 상기 입력부가 연결되며, 상기 저항은 상기 입력부로의 '하이(High)' 입력 전압에 대한 VI특성 곡선에서 상기 저항의 특성 곡선이 상기 제 1 공명 터널링 다이오드의 특성 곡선과 하나의 접점만을 가지도록 하는 저항값을 가지는 것을 특징으로 한다.
모바일, 논리 회로, 공명 터널링 다이오드-
公开(公告)号：KR1020090085194A
公开(公告)日：2009-08-07
申请号：KR1020080010968
申请日：2008-02-04
Applicant: 재단법인서울대학교산학협력재단
IPC: H03K19/20
CPC classification number: H03K19/10 , H03K19/0963
Abstract: A mobile based logic circuit is provided to implant an invert logic circuit or non-invert logic circuit using the same logic circuit by properly selecting a peak current difference of resonant tunneling diodes of an output unit and a resistance value of an input resistor. A mobile based logic circuit is comprised of an input unit(310) and an output unit(320). The input unit includes a resistance and a first resonant tunneling diode. The input unit is connected to an output node of the output unit. The output unit includes a second resonant tunneling diode and a third resonant tunneling diode connected in series. In a V-I characteristic curve for a high input voltage to the input unit, a characteristic curve of a resistance has one contact with the characteristic curve of the first resonant tunneling diode.
Abstract translation: 提供基于移动的逻辑电路，通过适当选择输出单元的谐振隧穿二极管的峰值电流差和输入电阻的电阻值，使用相同的逻辑电路来注入反转逻辑电路或非反相逻辑电路。 基于移动的逻辑电路包括输入单元（310）和输出单元（320）。 输入单元包括电阻和第一谐振隧道二极管。 输入单元连接到输出单元的输出节点。 输出单元包括串联连接的第二谐振隧道二极管和第三谐振隧道二极管。 在对输入单元的高输入电压的V-I特性曲线中，电阻的特性曲线与第一谐振隧穿二极管的特性曲线一次接触。
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公开(公告)号：KR100690355B1
公开(公告)日：2007-03-09
申请号：KR1020050007900
申请日：2005-01-28
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/02
Abstract: 본 발명은 유전체 오버행을 이용한 고주파 스위치 및 유전체 오버행을 이용한 인덕터 제조 방법에 관한 것으로서, 본 발명의 유전체 오버행을 이용한 고주파 스위치는, 기판 위에서 소스와 드레인 사이에 설치되고, 유전체로 이루어지는 다수개의 오버행; 및 상기 각 오버행 사이에 설치되는 게이트를 포함한다. 또한, 본 발명의 유전체 오버행을 이용한 인덕터 제조 방법은 기판 위에 유전체를 코팅하는 제1 단계; 상기 유전체 위에 제1 하단 스파이럴을 제작하는 제2 단계; 상기 제1 하단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제1 오버행을 생성하는 제3 단계; 상기 유전체의 에칭된 부분에 제2 하단 스파이럴을 제작하는 제4 단계; 상기 제1 및 제2 하단 스파이럴이 설치된 기판 위에 소정 높이로 유전체를 코팅하여 평탄화하고, 하단 스파이럴과 상단 스파이럴이 전기적으로 연결되어야 하는 부분에는 비아홀을 형성시키는 제5 단계; 상기 제5 단계에서 평탄화된 유전체 및 상기 비아홀 위에 제1 상단 스파이럴을 제작하는 제6 단계; 상기 제1 상단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제2 오버행을 생성하는 제7 단계; 및 상기 제7 단계에서 에칭된 부분 및 상기 비아홀에 제2 상단 스파이럴을 제작하는 제8 단계를 포함한다.
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Patent Agency Ranking
公开(公告)号：KR100642211B1
公开(公告)日：2006-11-02
申请号：KR1020050118027
申请日：2005-12-06
Applicant: 재단법인서울대학교산학협력재단
IPC: H03K3/356
Abstract: A MOBILE(Monostable to Bistable transition Logic Element)-based delayed flip-flop circuit with NRZ(Non Return to Zero)-mode output is provided to reduce power consumption of a system by reducing complexity of a conventional NRZ circuit. In a MOBILE-based delayed flip-flop circuit with NRZ-mode output, a first high mobility transistor receives a data signal as a control signal. A first resonant tunneling diode is parallel connected to the first high mobility transistor. A second high mobility transistor receives a clock signal as the control signal and one side thereof is connected to one side of the first high mobility transistor. A second resonance tunneling diode is connected in series between the other side of the second high mobility transistor and a ground side.
Abstract translation: 提供具有NRZ（非归零）模式输出的移动（单稳态到双稳态转换逻辑元件）延迟触发器电路，通过降低传统NRZ电路的复杂性来降低系统的功耗。 在具有NRZ模式输出的基于MOBILE的延迟触发器电路中，第一高迁移率晶体管接收数据信号作为控制信号。 第一谐振隧穿二极管并联连接到第一高迁移率晶体管。 第二高迁移率晶体管接收时钟信号作为控制信号，并且其一侧连接到第一高迁移率晶体管的一侧。 第二谐振隧穿二极管串联连接在第二高迁移率晶体管的另一侧和接地侧之间。
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公开(公告)号：KR1020060087088A
公开(公告)日：2006-08-02
申请号：KR1020050007900
申请日：2005-01-28
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L27/02
CPC classification number: H01L28/10 , H01F17/0013
Abstract: 본 발명은 유전체 오버행을 이용한 고주파 스위치 및 유전체 오버행을 이용한 인덕터 제조 방법에 관한 것으로서, 본 발명의 유전체 오버행을 이용한 고주파 스위치는, 기판 위에서 소스와 드레인 사이에 설치되고, 유전체로 이루어지는 다수개의 오버행; 및 상기 각 오버행 사이에 설치되는 게이트를 포함한다. 또한, 본 발명의 유전체 오버행을 이용한 인덕터 제조 방법은 기판 위에 유전체를 코팅하는 제1 단계; 상기 유전체 위에 제1 하단 스파이럴을 제작하는 제2 단계; 상기 제1 하단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제1 오버행을 생성하는 제3 단계; 상기 유전체의 에칭된 부분에 제2 하단 스파이럴을 제작하는 제4 단계; 상기 제1 및 제2 하단 스파이럴이 설치된 기판 위에 소정 높이로 유전체를 코팅하여 평탄화하고, 하단 스파이럴과 상단 스파이럴이 전기적으로 연결되어야 하는 부분에는 비아홀을 형성시키는 제5 단계; 상기 제5 단계에서 평탄화된 유전체 및 상기 비아홀 위에 제1 상단 스파이럴을 제작하는 제6 단계; 상기 제1 상단 스파이럴이 설치된 부분 외의 유전체를 에칭하여, 제2 오버행을 생성하는 제7 단계; 및 상기 제7 단계에서 에칭된 부분 및 상기 비아홀에 제2 상단 스파이럴을 제작하는 제8 단계를 포함한다.
Abstract translation: 本发明涉及一种方法，用于生产具有高频开关，并与电介质悬垂突出端中的电介质的电感器，被布置成使用本发明的电介质悬垂高频开关之间，源极和漏极中，多个电介质材料制成的突出端的上方的基板; 并在每个悬挑之间提供一个门。 根据本发明的使用电介质突出端制造电感器的方法包括：第一步，在基底上涂覆电介质; 在电介质上制造第一底部螺旋的第二步骤; 蚀刻除设置有第一下部螺旋的部分以外的介电材料以产生第一突出部分的第三步骤; 在电介质的蚀刻部分上制造第二底部螺旋的第四步骤; 第五步骤，通过在设置有第一和第二下部螺旋的基板上涂覆具有预定高度的电介质，在下部螺旋和上部螺旋将要电连接的部分中形成通孔， 在第五步骤中在电介质和通孔上制造平坦化的第一上部螺旋的第六步骤; 蚀刻除设置有第一上部螺旋的部分以外的电介质材料以产生第二突出部分的第七步骤; 以及在第七步骤中在蚀刻部分和通孔上制造第二上部螺旋的第八步骤。
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公开(公告)号：KR100877079B1
公开(公告)日：2009-01-07
申请号：KR1020070081013
申请日：2007-08-13
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H01L27/0788 , H01L29/882 , H03K17/58
Abstract: The universal literal gate utilizing the resonant tunneling diode is provided to reduce the number of active circuit element by using only the input-output property of the RTDs and to enhance the manufacture yield. The universal literal gate outputting a plurality of literal windows comprises the input terminal(810) and output terminal(820). The input terminal of the universal literal gate comprises a plurality of the RTD(RTDA,RTDB,RTDC,RTDD). The output terminal of the universal literal gate outputs a plurality of literal windows. A plurality of RTDs has the at least two peak current values. The input terminal of the universal literal gate comprises the resistance which is serially connected. The input terminal of the universal literal gate comprises two RTDs(RTDC,RTDD). The input voltage(VIN) node is connected to one side of the input resistance(RIN). The other side of the input resistance(RIN) is serially connected to one side of RTDC. One side of the RTD(RTDD) is serially connected to the other side of the RTC(RTDC). The input value of the output is input value of the output terminal and the output of the input terminal is outputted to the other side of RTDD. The output of the input terminal is connected to the output voltage(VOUT) node of the output terminal. A plurality of RTDs is serially connected.
Abstract translation: 提供利用谐振隧道二极管的通用文字门，通过仅使用RTD的输入输出特性来减少有源电路元件的数量，并提高制造产量。 输出多个文字窗口的通用文字门包括输入端（810）和输出端（820）。 通用文字门的输入端包括多个RTD（RTDA，RTDB，RTDC，RTDD）。 通用文字门的输出端输出多个文字窗口。 多个RTD具有至少两个峰值电流值。 通用文字门的输入端包括串联的电阻。 通用文字门的输入端包括两个RTD（RTDC，RTDD）。 输入电压（VIN）节点连接到输入电阻（RIN）的一侧。 输入电阻（RIN）的另一侧串联连接到RTDC的一侧。 RTD（RTDD）的一侧与RTC（RTDC）的另一侧串联连接。 输出的输入值为输出端子的输入值，输入端子的输出输出到RTDD的另一侧。 输入端子的输出端连接到输出端子的输出电压（VOUT）节点。 多个RTD串联连接。
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公开(公告)号：KR100864181B1
公开(公告)日：2008-10-17
申请号：KR1020070015421
申请日：2007-02-14
Applicant: 재단법인서울대학교산학협력재단
IPC: H01L29/778 , B82Y40/00
Abstract: 본 발명에 따른 고속 전자 이동 트랜지스터의 티(T)형 게이트 전극 형성방법은 반도체 기판에 다수의 결정층들을 성장시켜 형성된 에피 구조층의 상부에 제1절연층, 제2절연층 및 제3절연층을 형성하는 단계, 제3절연층의 상부에 레지스트 패턴을 형성하는 단계, 제3절연층에 경사면을 형성하고, 제2절연층의 소정영역을 노출시키기 위한 제1식각 단계, 노출된 상기 제3절연층을 제거하고, 제2절연층에 경사면을 형성하며, 제1절연층의 일부를 제거하기 위한 제2식각 단계, 제1절연층의 노출 영역을 제거하기 위한 제3식각 단계 및 식각으로 형성된 영역에 전극 물질을 증착하는 단계를 포함하며, 이때, 제1식각 단계는 등방성 식각을 적용하고, 제2식각 단계 및 제3식각 단계는 이방성 식각을 적용하며, 제1식각 단계의 소정영역은 노출된 제3절연층의 폭보다 좁은 폭을 가지도록 형성한다.
따라서, 본 발명은 고속 전자 이동 트랜지스터의 티형 게이트 전극 하단 영역의 폭을 수십 나노 스케일로 구현이 가능하여 고속 전자 이동 트랜지스터의 차단 주파수 특성의 향상 및 신뢰성을 향상시킬 수 있는 이점이 있다.
HEMT, T형 게이트 전극, 등방성 식각, 이방성 식각-
公开(公告)号：KR100685861B1
公开(公告)日：2007-02-22
申请号：KR1020050108650
申请日：2005-11-14
Applicant: 재단법인서울대학교산학협력재단
IPC: G03F7/00 , H01L21/027
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