公开(公告)号：KR100499956B1

公开(公告)日：2005-07-05

申请号：KR1020020065314

申请日：2002-10-24

Applicant: 전자부품연구원

Inventor： 최홍구 ,  김훈

IPC: H01L29/78

CPC classification number: H01L31/1136

Abstract: 본 발명은 양자채널이 형성된 MOSFET(Metal-oxide-semiconductor field effect transistor, 이하 MOSFET)을 이용한 포토디텍터 및 그 제조방법에 관한 것이다.
본 발명의 양자채널이 형성된 MOSFET을 이용한 포토디텍터는 활성화된 SOI(Silicon On Insulator, 이하 SOI) 웨이퍼(1)부; 상기 활성화된 SOI 웨이퍼부 중앙에 형성된 양자채널(2); 상기의 양자채널을 감싸고 있는 게이트 산화막(3); 상기 양자채널에서의 캐리어의 흐름을 제어하기 위해 연결된 게이트(4); 상기 채널 영역의 양끝에 형성된 소오스(5)와 드레인(6); 및 상기 게이트와 소오스 및 드레인부와 연결된 금속층(7)을 포함하여 이루어진 포토디텍터로서, 빛에 의한 전자의 이동이 양자 채널을 통하여 이루어지도록 SOI 웨이퍼(1) 상에 Si 활성영역이 형성되는 단계; 상기 활성영역에 양자채널(2)이 형성되는 단계; 상기 양자채널이 형성된 SOI 웨이퍼에 게이트 산화막(3)이 형성되는 단계; 상기의 게이트 산화막 위에 리소그래피를 이용하여 게이트(4)가 형성되는 단계; 상기 양자채널 양끝에 소오스(5)와 드레인(6)이 형성되는 단계; 및 상기의 게이트와 소오스 및 드레인에 접합부가 형성되어 금속층(7)을 형성하는 단계를 포함하여 제조됨에 기술적 특징이 있다.
따라서, 본 발명의 양자채널이 형성된 MOSFET을 이용한 포토디텍터는 초기 암전류가 높고 감도가 떨어져서 포토디텍터로는 거의 상용화되지 못하고 있는 SOI MOSFET 구조를 기본으로 하고는 있지만, 이 SOI MOSFET에 양자채널을 형성함으로써 기존의 SOI MOSFET 소자에 비하여 우수한 광전류 특성을 얻을 수가 있다. 따라서 본 발명에 의한 양자채널이 형성된 MOSFET을 이용한 포토디텍터는 집적화가 용이하고 속도가 빠른 MOSFET의 장점을 그대로 살리면서도 포토디텍터로 이용될 수 있다는 장점이 있다.

公开(公告)号：KR1020050064604A

公开(公告)日：2005-06-29

申请号：KR1020030096086

申请日：2003-12-24

Applicant: 전자부품연구원

Inventor： 최홍구 ,  조영창 ,  김훈

IPC: H01L31/10

Abstract: 본 발명은 광 검출기 및 그의 구동 방법에 관한 것으로, SOI(Silicon-On-Insulator) 기판을 이용하여 제조된 N채널 또는 P채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)구조의 광검출기를 준비하고, 상기 N채널 MOSFET 구조의 광검출기에서는 하부 실리콘층에 - 전압을 인가하고, 상기 P채널 MOSFET 구조의 광검출기에서는 하부 실리콘층에 + 전압을 인가하도록 연결하여 구동시킨다.
따라서, 본 발명의 광 검출기는 백게이트에 채널 극성과 동일한 극성의 전압을 인가하도록 구성함으로써, 작은 광량에도 광전특성이 우수한 효과가 있어 광 검출기 산업상 매우 유용한 발명인 것이다.

公开(公告)号：KR1020130075490A

公开(公告)日：2013-07-05

申请号：KR1020110143875

申请日：2011-12-27

Applicant: 전자부품연구원

Inventor： 최홍구

IPC: H01L29/772

CPC classification number: H01L29/454 ,  H01L29/2003 ,  H01L29/66462

Abstract: PURPOSE: An N-polar nitride semiconductor device and a manufacturing method thereof are provided to reduce ohmic contact resistance by using n-type GaN of high concentration. CONSTITUTION: A substrate is prepared (S110). An N-polar nitride epitaxial layer is formed on the upper side of the substrate (S120). An etch control layer is formed on the upper side of the N-polar nitride epitaxial layer (S130). An n-type nitride layer is formed on the upper side of the etch control layer (S140). The n-type nitride layer and the etch control layer are removed (S150). A source electrode and a drain electrode are formed in an area without the n-type nitride layer and the etch control layer (S160). The remnant n-type nitride layer is etched except the lower sides of the drain electrode and the source electrode (S170). An ohmic contact is formed on the source electrode and the drain electrode by a thermal process (S180). A gate electrode is formed on the upper side of the etch control layer (S190). [Reference numerals] (AA) Start; (BB) Finish; (S110) Prepare a substrate; (S120) Form an epitaxial layer (GaN/AIyGAI-y buffer layer/transition layer); (S130) Form an etch control layer; (S140) Form an n-type nitride layer; (S150) Etch source/drain regions; (S160) Form source/drain electrodes; (S170) Etch an n-type nitride layer; (S180) Form an ohmic contact through a thermal process; (S190) Form a gate electrode

Abstract translation: 目的：提供一种N-极化氮化物半导体器件及其制造方法，以通过使用高浓度的n型GaN来降低欧姆接触电阻。 构成：制备底物（S110）。 在基板的上侧形成N极氮化物外延层（S120）。 在N极氮化物外延层的上侧形成蚀刻控制层（S130）。 在蚀刻控制层的上侧形成n型氮化物层（S140）。 去除n型氮化物层和蚀刻控制层（S150）。 在没有n型氮化物层和蚀刻控制层的区域中形成源电极和漏电极（S160）。 残留的n型氮化物层除了漏电极和源电极的下侧以外被蚀刻（S170）。 通过热处理在源电极和漏电极上形成欧姆接触（S180）。 栅电极形成在蚀刻控制层的上侧（S190）。 （附图标记）（AA）开始; （BB）完成; （S110）准备基板; （S120）形成外延层（GaN / Al y Ga 1-y缓冲层/过渡层）; （S130）形成蚀刻控制层; （S140）形成n型氮化物层; （S150）蚀刻源/漏区; （S160）形成源极/漏极; （S170）蚀刻n型氮化物层; （S180）通过热处理形成欧姆接触; （S190）形成栅电极

公开(公告)号：KR1020130075489A

公开(公告)日：2013-07-05

申请号：KR1020110143874

申请日：2011-12-27

Applicant: 전자부품연구원

Inventor： 최홍구

IPC: H01L29/778 ,  H01L21/335

CPC classification number: H01L29/66462 ,  H01L21/30621

Abstract: PURPOSE: A method for manufacturing a nitride semiconductor device is provided to improve contact resistance in an ohmic contact by forming the ohmic contact after an n-type GaN layer of high concentration is formed on the lower sides of a source electrode and a drain electrode. CONSTITUTION: A substrate is prepared (S110). A nitride epitaxial layer is formed on the substrate (S120). An n-type nitride layer is formed on the upper side of the nitride epitaxial layer (S130). A source electrode and a drain electrode are formed on the upper side of the n-type nitride layer (S140). The n-type nitride layer is etched (S150). An ohmic contact is formed on the source electrode and the drain electrode by a thermal process (S160). A metal layer is deposited in a gate area (S170). [Reference numerals] (AA) Start; (BB) Finish; (S110) Prepare a substrate; (S120) Form an epitaxial layer (AlxGAl-xN/GaN/transition layer); (S130) Form an n-type nitride layer; (S140) Form an ohmic metal layer in a source/drain region; (S150) Etch an n-type nitride layer; (S160) Form an ohmic contact through a thermal process; (S170) Deposit a metal layer in a gate area

Abstract translation: 目的：提供一种用于制造氮化物半导体器件的方法，以在源电极和漏电极的下侧形成高浓度的n型GaN层之后，通过形成欧姆接触来提高欧姆接触中的接触电阻。 构成：制备底物（S110）。 在基板上形成氮化物外延层（S120）。 在氮化物外延层的上侧形成n型氮化物层（S130）。 源电极和漏电极形成在n型氮化物层的上侧（S140）。 蚀刻n型氮化物层（S150）。 通过热处理在源电极和漏电极上形成欧姆接触（S160）。 在栅极区域中沉积金属层（S170）。 （附图标记）（AA）开始; （BB）完成; （S110）准备基板; （S120）形成外延层（Al x Ga 1-x N / GaN /过渡层）; （S130）形成n型氮化物层; （S140）在源极/漏极区域形成欧姆金属层; （S150）蚀刻n型氮化物层; （S160）通过热处理形成欧姆接触; （S170）在栅极区域中沉积金属层

公开(公告)号：KR101197174B1

公开(公告)日：2012-11-02

申请号：KR1020100131025

申请日：2010-12-20

Applicant: 전자부품연구원

Inventor： 하민우 ,  노정현 ,  최홍구 ,  송홍주 ,  이준호 ,  한철구

IPC: H01L29/872

Abstract: 본 발명은 고전압 질화물 쇼트키 장벽 다이오드 및 그의 제조 방법에 관한 것으로, 오믹 접합의 어닐링 온도를 낮추어 질화물 쇼트키 장벽 다이오드의 누설전류의 원인인 금속 스파이크(metal spikes)를 줄이고, 쇼트키 접합 영역에 리세스 구조를 형성하여 높은 항복 전압을 확보하기 위한 것이다. 본 발명에 따르면, 상부면에 전이층, 도핑되지 않은 GaN층 및 도핑된 GaN층이 순차적으로 적층된 기판을 준비한다. 도핑된 GaN층 위에 700 내지 800℃에서 30 내지 60초간 어닐링하여 오믹 접합을 형성한다. 오믹 접합이 형성된 영역에서 이격된 도핑된 GaN층에 리세스를 형성한다. 리세스 쇼트키 접합을 형성한다. 그리고 기판의 상부면으로 노출된 부분을 덮도록 보호층을 형성하되, 오믹 접합 및 쇼트키 접합 부분이 노출되게 보호층을 형성한다. 이때 쇼트키 접합은 도핑되지 않은 GaN층이 노출되게 도핑된 GaN층 부분을 식각하여 리세스를 형성하고, 리세스가 형성된 기판을 400 내지 500℃에서 3 내지 10분간 1차 어닐링한 후, 리세스에 쇼트키 금속을 형성하고, 쇼트키 금속이 형성된 기판을 400 내지 500℃에서 3 내지 10분간 2차 어닐링하여 형성한다.

公开(公告)号：KR1020110098572A

公开(公告)日：2011-09-01

申请号：KR1020100018246

申请日：2010-02-26

Applicant: 전자부품연구원

Inventor： 최홍구 ,  한철구

IPC: H01L29/78

CPC classification number: H01L21/318 ,  H01L21/02293 ,  H01L29/41725 ,  H01L29/42312

Abstract: 본 발명은 질화물 반도체 소자 및 질화물 반도체 소자 제조 방법에 관한 것으로, 이러한 본 발명은, 베이스 기판을 마련하는 과정과, 상기 베이스 기판 상에 에피층을 형성하는 과정과, 상기 에피층 상에 정렬층을 형성하는 과정과, 소스, 드레인 및 게이트 전극이 형성될 영역이 구분되도록 상기 에피층의 일부를 제거하는 과정과, 상기 구분된 영역에 상기 소스, 드레인 전극과 상기 게이트 전극을 형성하는 과정과, 상기 정렬층 및 상기 소스, 드레인 및 게이트 전극을 덮도록 보호층을 형성하는 과정과, 상기 소스, 드레인 게이트 전극과 연결되는 금속 배선을 형성하는 과정을 포함하는 질화물 반도체 소자 제조 방법 및 이 제조 방법에 따라 제조한 질화물 반도체 소자를 제공한다.

公开(公告)号：KR101031288B1

公开(公告)日：2011-04-29

申请号：KR1020090091351

申请日：2009-09-25

Applicant: 전자부품연구원

Inventor： 최홍구 ,  송홍주 ,  한철구

IPC: H01L33/40 ,  H01L21/00

Abstract: 본 발명은 질화물 금속 구조 및 이의 제조 방법에 관한 것으로, 이러한 본 발명은, 기판 상에 성장된 에피층; 상기 에피층 상에 제1 금속막, 제2 금속막, 및 산화방지막 순차로 적층되어 열처리된 마스크 정렬 키 전극; 및 상기 에피층 상에 상기 오믹 전극이 형성된 영역과 다른 영역에 제1 금속막, 제2 금속막, 산화방지막 및 저저항막이 순차로 적층되어 열처리된 오믹 전극;을 포함하는 질화물 금속 구조 및 이의 제조 방법을 제공한다.
오믹, 정렬 키

公开(公告)号：KR1020090093390A

公开(公告)日：2009-09-02

申请号：KR1020080018893

申请日：2008-02-29

Applicant: 전자부품연구원

Inventor： 최홍구 ,  한철구

IPC: H01L29/778

CPC classification number: H01L29/42376 ,  H01L21/28587 ,  H01L29/66431

Abstract: A method for manufacturing gate of semiconductor device is provided to observe easily a manufacturing state by forming firstly the leg part of T-gate. The first film(110) and the second film are formed in the upper side of an object(100). The second film is patterned and then the first film is exposed to form the first opening. The first film exposed to the first opening is removed to form the second opening. The second film is removed. Metal is deposited on the third film(130), and the second opening and the third opening(135). The first film is removed to form T-gate at the upper part of the object.

Abstract translation: 提供一种用于制造半导体器件的栅极的方法，以便首先形成T形栅极的腿部来容易地观察制造状态。 第一膜（110）和第二膜形成在物体（100）的上侧。 将第二膜图案化，然后将第一膜暴露以形成第一开口。 暴露于第一开口的第一膜被去除以形成第二开口。 第二部电影被删除。 金属沉积在第三膜（130）上，第二开口和第三开口（135）上。 第一个胶片被去除，以在物体的上部形成T形门。

公开(公告)号：KR100912592B1

公开(公告)日：2009-08-19

申请号：KR1020070095070

申请日：2007-09-19

Applicant: 전자부품연구원

Inventor： 최홍구 ,  한철구

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것으로, 보다 자세하게는 리세스 구조를 가지는 질화물 반도체 소자를 제조함에 있어서 소스-드레인 리세스를 게이트 리세스보다 더 되도록 하여 소스, 드레인의 접촉저항을 낮추고, 게이트 리세스를 통해 normally off 특성을 확보하거나 동작속도를 향상시킬 수 있는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
본 발명은 고전자 이동도 트랜지스터는 기판 상부의 전이층, 질화갈륨 버퍼층; 상기 질화갈륨 버퍼층 상부의 2DEG층; 상기 2DEG층 상부의 장벽층; 상기 장벽층을 식각한 부분에 존재하는 소스, 드레인 전극; 상기 소드, 드레인 전극과 접촉하는 부분보다 상기 장벽층이 더 두껍게 남도록 식각한 부분에 존재하는 게이트 전극; 및 상기 소스, 드레인 및 게이트 전극이 존재하지 않는 영역의 장벽층을 덮는 절연층을 포함함에 그 기술적 특징이 있다.
고전자 이동도 트랜지스터(HEMT), 질화갈륨, 리세스, 장벽층, 접촉저항

公开(公告)号：KR100906690B1

公开(公告)日：2009-07-08

申请号：KR1020080018880

申请日：2008-02-29

Applicant: 전자부품연구원

Inventor： 최홍구 ,  한철구

IPC: H01L29/78

CPC classification number: H01L29/7783 ,  H01L29/402 ,  H01L29/66462

Abstract: A semiconductor device with the field plate is provided to stabilize an electron supplying layer by connecting a field plate with the electron supplying layer. The barrier layer(120) is formed at the upper part of the electron supplying layer(100). The source electrode is formed at the upper part of the barrier layer. The gate electrode(152) is formed at the upper part of the barrier layer. The drain electrode is formed at the upper part of the barrier layer. By the applied voltage to the gate electrode, electrons moves in two dimension electron gas layer(130). The field plate(170) is electrically connected to the electron supplying layer.

Abstract translation: 提供具有场板的半导体器件，通过将场板与电子供给层连接来稳定电子供给层。 阻挡层（120）形成在电子供给层（100）的上部。 源电极形成在阻挡层的上部。 栅电极（152）形成在阻挡层的上部。 漏电极形成在阻挡层的上部。 通过施加到栅电极的电压，电子在二维电子气体层（130）中移动。 场板（170）电连接到电子供应层。