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公开(公告)号：KR1020120114889A
公开(公告)日：2012-10-17
申请号：KR1020110032714
申请日：2011-04-08
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A chip lamination method, a chip laminated with the same, an insulating film, and a manufacturing method thereof are provided to widen a range of application of a process by forming electrical interconnection to a lamination chip. CONSTITUTION: A plurality of metal patterns(120) is included inside an insulating layer(110). An insulating film is inserted into a separate space between chips as predetermined length. A chip pad is welded at the upper side of the chips. A metal pattern is composed of a metal line. One or more chip pads are commonly welded in the metal pattern with thermo-compression bonding method, an ultrasonic wave welding method, or a thermal ultrasonic wave welding method.
Abstract translation: 目的：提供一种芯片层压方法，与其层叠的芯片，绝缘膜及其制造方法，通过与层压芯片形成电互连来扩大工艺的应用范围。 构成：多个金属图案（120）包括在绝缘层（110）内。 将绝缘膜插入到芯片之间的单独空间中，作为预定长度。 在芯片的上侧焊接芯片焊盘。 金属图案由金属线组成。 通常使用热压接法，超声波焊接法或热超声波焊接法将一个或多个芯片焊盘焊接在金属图案中。
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公开(公告)号：KR101147115B1
公开(公告)日：2012-05-30
申请号：KR1020100042954
申请日：2010-05-07
Applicant: 한국과학기술원
IPC: H01L23/48
CPC classification number: H01L24/92 , H01L24/32 , H01L24/73 , H01L24/81 , H01L24/83 , H01L2224/11 , H01L2224/11464 , H01L2224/11472 , H01L2224/11602 , H01L2224/1191 , H01L2224/13 , H01L2224/13011 , H01L2224/13016 , H01L2224/13111 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/1411 , H01L2224/16 , H01L2224/16238 , H01L2224/17 , H01L2224/17055 , H01L2224/32225 , H01L2224/73104 , H01L2224/81191 , H01L2224/81203 , H01L2224/81903 , H01L2224/83191 , H01L2224/83192 , H01L2224/83203 , H01L2224/94 , H01L2924/14 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: 이 발명은 표면에 일정한 각도로 경사진 전도성 범프를 갖는 칩에 관한 것이다. 이 발명은 경사진 전도성 범프가 접합 과정에서 압력에 의해 일정한 방향으로 변형됨에 따라 전도성 범프 간의 전기적 단락을 방지하고, 변형된 전도성 범프의 탄성 복원력에 의해 전기적인 접촉을 유지하며, 경사진 전도성 범프를 웨이퍼 레벨(상태)에서 가공함에 따라 생산성이 높은 장점이 있다.
Abstract translation: 目的：提供具有倾斜导电凸块的芯片，包括芯片的电子部件及其制造方法，以限制导电凸块的过度变形，从而防止导电凸起破坏。 构成：在包括导电凸块的芯片（200）的表面上布置一个或多个焊盘（210）。 多个第一倾斜导电凸块（220）布置在垫的上表面上。 多个第二倾斜导电凸块（230）布置在与焊盘相邻的芯片的表面上。 第一和第二倾斜导电凸块具有以固定角度（Θ）倾斜的圆柱形结构。 聚合物层（240）填充第一和第二倾斜导电凸块的圆周。
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公开(公告)号：KR1020120053123A
公开(公告)日：2012-05-25
申请号：KR1020100114204
申请日：2010-11-17
Applicant: 한국과학기술원
Abstract: PURPOSE: A welding simulation method, device, and system for simulating bead shapes in real time and a recording medium for the same are provided to maximize the performance of welding training by allowing trainees to monitor bead shapes in real time. CONSTITUTION: A welding simulation method comprises the steps of: receiving sample input data and simulating the sample input data using numerical analysis technique to obtain a sample bead shape(S21), training a neural circuit network using the sample input data and the sample bead shape(S22), and obtaining a shape approximation function(S24).
Abstract translation: 目的：提供一种实时模拟焊道形状的焊接模拟方法，装置和系统以及用于其的记录介质，以通过允许受训人员实时监测焊道形状来最大化焊接培训的性能。 构成：焊接模拟方法包括以下步骤：接收采样输入数据并使用数值分析技术模拟样品输入数据，获得样品珠形状（S21），使用样品输入数据和样品珠形状训练神经电路网络 （S22），并获得形状近似函数（S24）。
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公开(公告)号：KR101068466B1
公开(公告)日：2011-09-28
申请号：KR1020090068528
申请日：2009-07-27
Applicant: 한국과학기술원
Abstract: 이 발명의 적층용 단위 기판은, 금속판의 상면에 다수의 홈을 가공하는 단계와, 다수의 홈이 형성된 표면에 절연성을 갖는 감광성 물질을 도포하되 다수의 홈 내에 채워 절연부를 형성하고 금속판의 표면을 코팅해 감광층을 형성하는 단계와, 감광층에 다수의 구멍을 가공한 후, 다수의 구멍에 금속판과 접촉하는 다수의 금속 범프를 형성하는 단계와, 다수의 금속 범프의 높이를 평탄화하는 단계, 및 감광층의 일부 또는 전체를 제거해 다수의 금속 범프를 금속판의 상면으로 돌출시키는 단계를 통해 제조한다. 또한, 이 발명의 다층 기판은, 기재의 상면에 적층용 단위 기판을 순차적으로 적층하되, 적층과정에서 금속판의 일부분을 제거하여 회로선을 노출시키면서 적층하거나 적층 전에 회로선을 노출시킨 상태에서 적층하여 제조하므로, 생산성을 향상시키고 적층된 기판의 평편도를 높여 정밀도와 집적도를 향상시키는 장점이 있다.
단위 기판, 다층 기판, 비아, 금속 범프, 회로선-
公开(公告)号：KR1020110048119A
公开(公告)日：2011-05-11
申请号：KR1020090104792
申请日：2009-11-02
Applicant: 한국과학기술원
IPC: H01L21/60
Abstract: PURPOSE: A chip comprising conductive bump and its fabrication method and an electronic application having the same and its fabrication method are provided to reduce process costs by manufacturing a conductive pump through one time of lithography and a mechanical processing. CONSTITUTION: In a chip comprising conductive bump and its fabrication method and an electronic application having the same and its fabrication method, a plurality of first conductive bumps(220) are formed on the top of a pad. A plurality of second conductive pumps(230) are formed on the surface of a chip adjacent to the pad. The first and second conductive pump is comprised of a metal bump(270), an outer polymer(280), and an inner polymer(240). The inner polymer is filled inside the metal pump. The outer polymer surrounds the external periphery of a metal pump.
Abstract translation: 目的：提供一种包括导电凸块及其制造方法的芯片及其制造方法及其制造方法，以通过一次光刻和机械加工制造导电泵来降低工艺成本。 构成：在包括导电凸块的芯片及其制造方法以及具有其制造方法的电子应用中，在衬垫的顶部形成多个第一导电凸块（220）。 在与垫相邻的芯片的表面上形成多个第二导电泵（230）。 第一和第二导电泵由金属凸块（270），外聚合物（280）和内聚合物（240）组成。 内部聚合物填充在金属泵的内部。 外部聚合物围绕金属泵的外周。
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Patent Agency Ranking
公开(公告)号：KR101023950B1
公开(公告)日：2011-03-28
申请号：KR1020090067953
申请日：2009-07-24
Applicant: 한국과학기술원
IPC: H01L21/60 , H01L23/488
CPC classification number: H01L24/29
Abstract: 이 발명의 전도성 폴리머 범프를 갖는 칩은, 표면에 1개 이상의 전극을 갖는 칩과, 전극의 상면에 1개 이상씩 형성되는 제1 전도성 폴리머 범프, 및 전극에 인접한 칩의 표면에 형성되는 다수의 제2 전도성 폴리머 범프를 포함하며, 제1, 제2 전도성 폴리머 범프는 내부에 채워지는 코어 폴리머와, 코어 폴리머의 표면에 코팅되어 하면이 전극 또는 칩에 접촉 고정되고 그 이외의 부분이 외부로 노출되는 금속층으로 구성된다. 이 발명은 웨이퍼 레벨(상태)에서 웨이퍼의 상면에 전도성 폴리머 범프를 형성한 후 절단하여 제조하므로 전기 전도도가 균일하고 생산성이 높은 장점이 있다.
전도성 폴리머 범프, 웨이퍼, 코어 폴리머, 전자부품-
公开(公告)号：KR1020110010402A
公开(公告)日：2011-02-01
申请号：KR1020090067953
申请日：2009-07-24
Applicant: 한국과학기술원
IPC: H01L21/60 , H01L23/488
CPC classification number: H01L24/29
Abstract: PURPOSE: A chip, a manufacturing method thereof, and an electronic part thereof are provided to prevent an electrical short-circuit by attaching a chip having a conductive polymer bump to a substrate. CONSTITUTION: A first metal layer is coated onto the surface of a plurality of holes and a photosensitive layer. A core polymer(240) is formed by solidifying a liquid polymer. A second metal layer is coated onto the surface of the core polymer and the first metal layer. A plurality of conductive polymer bumps, which are electrically insulated on the upper side of a wafer, are formed. A plurality of conductive polymers are projected to the upper side of the wafer. A chip having the conductive polymer bump is manufactured by cutting the wafer along a cutting line.
Abstract translation: 目的：提供一种芯片及其制造方法及其电子部件，以通过将具有导电性聚合物凸块的芯片附着于基板来防止电气短路。 构成：将第一金属层涂覆在多个孔和感光层的表面上。 通过使液体聚合物固化形成芯聚合物（240）。 第二金属层涂覆在芯聚合物和第一金属层的表面上。 形成在晶片上侧电绝缘的多个导电聚合物凸块。 多个导电聚合物投射到晶片的上侧。 通过沿切割线切割晶片来制造具有导电聚合物凸块的芯片。
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18.发明授权칩 접합을 위한 실리콘 기판 관통 비아, 이를 포함하는 칩, 적층 칩 및 전기도금을 이용한 적층 칩 접합방법 有权用于粘合芯片的芯片通孔，芯片和包含该芯片的安装芯片，以及通过电镀粘合安装的芯片的方法
公开(公告)号：KR101225253B1
公开(公告)日：2013-01-22
申请号：KR1020110031095
申请日：2011-04-05
CPC classification number: H01L2224/13
Abstract: 칩 접합을 위한 실리콘 기판 관통 비아, 이를 포함하는 칩, 적층 칩 및 전기도금을 이용한 적층 칩 접합방법이 제공된다.
본 발명에 따른 칩 접합을 위한 실리콘 기판 관통 비아는 상기 칩을 관통하는 실리콘 관통 비아 홀 내부를 채우는 금속부; 상기 금속부와 연결되며, 상기 실리콘 관통 비아 홀 위로 적층된 금속패드; 및 상기 금속부와 연결되며, 상기 실리콘 관통 비아 홀 아래로 소정 높이만큼 상기 칩으로부터 돌출하는 금속범프를 포함하며, 여기에서 상기 금속패드 또는 금속범프는 다른 칩의 금속범프 또는 금속패드와 접촉된 후, 전기도금되며, 본 발명은 전기도금을 이용, TSV가 형성된 복수 적층 칩의 접촉부위를 동시에 접합할 수 있기 때문에 가공 공정이 단순하고 생산성이 높은 장점이 있다.-
公开(公告)号：KR101130313B1
公开(公告)日：2012-03-26
申请号：KR1020100060368
申请日：2010-06-25
CPC classification number: H01L2224/13
Abstract: 이 발명은 전기도금 공정을 이용하여 TSV(Through-Silicon Via)가 가공된 복수의 칩이 적층된 적층 칩을 접합하는 방법에 관한 것으로서, 복수의 칩을 정렬한 상태에서 전기도금 공정을 이용하여 TSV 주위를 도금하여 금속 접합부를 형성함으로써, 복수의 칩을 서로 접합한다. 이 발명은 전기도금을 이용하여 TSV가 형성된 적층 칩의 금속 범프를 동시에 접합할 수 있으므로 가공 공정이 단순하고 생산성이 높은 장점이 있다. 또한, 이 발명은 저온에서 도금에 의해 접합부를 형성함에 따라 잔류응력과 변형이 발생하지 않으므로 신뢰성이 높은 접합부를 형성할 수 있고, 전기도금으로 금속 접합부를 형성하므로 전기 전도도와 접합 강도가 우수한 장점이 있다.
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公开(公告)号：KR1020120007645A
公开(公告)日：2012-01-25
申请号：KR1020100068281
申请日：2010-07-15
Applicant: 한국과학기술원
CPC classification number: H01L2224/13
Abstract: PURPOSE: A method for bonding a stack chip using electroless plating is provided to improve bonding strength and electric conductivity by forming a metal junction unit with electroless plating. CONSTITUTION: A plurality of chips with a plurality of TSV(Through-Silicon Via)s are arranged to contact a metal pad with a metal bump(115). Arranged chips are immersed in a plating bath with electroless plating solutions. The plurality of chips are bonded by forming a metal junction unit(210) by plating a metal layer around the metal pad and the metal bump.
Abstract translation: 目的：提供一种使用化学镀接合堆叠芯片的方法，通过形成具有化学镀的金属接合单元来提高接合强度和导电性。 构成：具有多个TSV（穿硅通孔）的多个芯片布置成使金属焊盘与金属凸块接触。 将布置的芯片浸入具有化学镀溶液的电镀浴中。 通过在金属焊盘和金属凸块周围镀覆金属层，通过形成金属接合单元（210）来接合多个芯片。
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