公开(公告)号：KR100149887B1

公开(公告)日：1999-03-20

申请号：KR1019940028801

申请日：1994-11-03

Applicant: 한국전자통신연구원

Inventor： 강성원 ,  강원구 ,  유종선 ,  김여환

IPC: H01L27/08

Abstract: 금속산화물 반도체 소자의 채널길이가 짧아지면서 생기는 문제점인 소위 단채널 효과를 개선하기 위한 자기정렬된 홈구조의 채널을 갖은 LDD형 MOS소자가 제공되는데, 게이트 전극이 소스 및 드레인 영역과 접하는 부분에 자기정렬법으로 홈구조의 제2게이트 전극을 형성함으로써 소스 및 드레인에 의한 전기장이 교차하는 면적을 줄여서 단채널 효과를 극복한다.
이러한 구조에서는 유효채널의 길이가 감소하지도 아니하고 홈의 깊이만큼의 소스 및 드레인 접합깊이를 확보하기 때문에 얕은 접합의 소스 및 드레인 영역을 형성할 필요도 없다.

公开(公告)号：KR100155506B1

公开(公告)日：1998-10-15

申请号：KR1019940036344

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 강원구 ,  김여환 ,  강성원 ,  유종선

IPC: H01L27/08

Abstract: MOS 트랜지스터의 게이트(3)와 인접한 소스/드레인(9)의 가장자리에 홈을 형성하여 소스/드레인 부근에서 채널형태를 바꾸면, 드레인 부근에서 형성되는 전기장이 채널영역으로 침투하는 것을 방지하여 짧은 채널효과를 억제할 수 있으며, 문턱전압의 조절이 용이하며, 소스/드레인 가장자리에 형성된 홈에 의하여 소스/드레인 영역의 접합깊이를 보다 깊게 할 수 있으므로 소스/드레인 저항을 줄일 뿐아니라, 금속배선에 의한 접합파괴나 일렉트로마이그레이션에 의한 신뢰성 저하를 억제할 수 있다.

公开(公告)号：KR1019960026757A

公开(公告)日：1996-07-22

申请号：KR1019940036344

申请日：1994-12-23

Applicant: 한국전자통신연구원

Inventor： 강원구 ,  김여환 ,  강성원 ,  유종선

IPC: H01L27/08

Abstract: MOS 트랜지스터 게이트(3)와 인접한 소스/드레인 (9)의 가장자리에 홈을 형성하여 소스/드레인 부근에서 채널형태를 바꾸면, 드레인 부근에서 형성되는 전기장이 채널영역으로 침투하는 것을 방지하여 짧은 채널효과를 억제할 수 있으며, 문턱전압의 조절이 용이하며, 소스/드레인 가장자리에 형성된 홈에 의하여 소스/드레인 영역의 접합깊이를 보다 깊게할 수 있으므로 소스/드레인 저항을 줄일 뿐아니라, 금속배선에 의한 접합파괴나 일렉트로마이그레이션에 의한 신뢰성 저하를 억제할 수 있다.

公开(公告)号：KR1019960015899A

公开(公告)日：1996-05-22

申请号：KR1019940027479

申请日：1994-10-26

Applicant: 한국전자통신연구원

Inventor： 강원구 ,  유종선 ,  김여환 ,  강성원

IPC: H01L27/08

Abstract: 집적회로의 집적도가 증가함에 따라 채널의 길이가 짧아지는 금속 산화물 반도체 소자에서 발생하는 문제점인 짧은 채널효과, 소스와 드레인의 저항증가, 금속배선에 의한 접합파괴 및 일렉트로 마이그레이선 등에 의한 소자의 신뢰성 저하를 방지하기 위한 것으로서, 게이트 전극과 소스 및 드레인 사이에 홈형태의 또다른 게이트 전극을 형성하여 이 홈의 깊이만큼의 소스 및 드레인의 접합깊이를 확보함으로써 이와 같은 문제점들을 극복한다. 이러한 홈구조의 게이트 전극 아래에 소청 농도의 불순물을 주입하면, 이 불순물의 농도를 조절함으로써 문턱전압이나 누설전류와 같은 전기적 특성을 조절하는 것이 가능해 진다.

公开(公告)号：KR1019980045950A

公开(公告)日：1998-09-15

申请号：KR1019960064202

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 백규하 ,  윤용선 ,  남기수 ,  김여환

IPC: H01L29/78

Abstract: 본 발명의 고전압 전력소자는 층간 절연막을 게이트측에서 드레인영역측으로 경사지게 형성하고, 이 층간 절연막상에 그의 일측이 게이트와 중첩(overlap)되며, 타측이 드레인영역(33)과 접속되는 V-자형 구조를 가지는 드레인 금속 전계판을 형성한 구성을 가지고 있다.
이러한 드레인 금속 전계판을 추가로 형성한 본 발명의 전력소자는 드레인 전압이 증가할 수록 금속 전계판에 가해지는 전압이 증가하고 이에 의한 수직 전계(vertical electric field)에 의해 수평전계가 감소하게 된다.
따라서, 드레인으로부터 거리에 반비례하여 수직전계를 가해줌으로서 핀치저항을 드레인 부근에 만들고, 드레인 전압이 낮은 경우 핀치저항이 발생하지 않으므로 저항 특성이 개선되어 드레인 전압이 증가할 수록 드레인으로부터 핀치저항이 증가하는 특성을 가지고 있어 고 전압에 사용이 가능하다.

公开(公告)号：KR100045603B1

公开(公告)日：1991-10-31

申请号：KR1019880010254

申请日：1988-08-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  김보우 ,  이진효

IPC: H01L29/70

公开(公告)号：KR1019910005393B1

公开(公告)日：1991-07-29

申请号：KR1019880010254

申请日：1988-08-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  김보우 ,  이진효

IPC: H01L29/70

Abstract: The BI-CMOS containing the bipolar and CMOS is fabricated by electrically isolating the both sides of N+-polycrystalline Si acting as the source and drain of CMOS, and the emitter and collector of bipolar. The width of inactive base region is reduced by dry etching the silicon after depositing the nitride film. The inactive base region and all junctions are formed to reduce the serics resistance of base in bipolar transistor by wet etching the nitride films after depositing the base oxide film of CMOS followed by aluminium metallization.

Abstract translation: 包含双极和CMOS的BI-CMOS通过电隔离作为CMOS的源极和漏极的N + - 多晶硅的两侧以及双极的发射极和集电极来制造。 通过在沉积氮化物膜之后干蚀刻硅来减少非活性碱性区的宽度。 形成非活性碱性区域和所有连接点，以在沉积CMOS之氧化膜后进行铝金属化，通过湿式蚀刻氮化物膜来降低双极晶体管中碱的线电阻。

公开(公告)号：KR1019890003827B1

公开(公告)日：1989-10-05

申请号：KR1019870008119

申请日：1987-07-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  이진효 ,  구용서

IPC: H01L27/06

CPC classification number: H01L21/8249 ,  Y10S148/011

Abstract: The BiCMOS means a combined semiconductor with high speed Bipolar and large scale CMOS. The manufacturing process of BiCMOS involves: (a) forming p-well after the growth of epitaxy layer on n+ region formed on p-type substrate; (b) depositing the nitride film on the oxide film, and isolating the p+ junction; (c) forming base and collector of bipolar transistor by implanting impurities after growth of CMOS gate oxide; (d) forming a gate of CMOS and emitter of bipolar transistor after depositing oxide film on the n+ layer formed by impurities; (e) forming source and drain of PMOS, NMOS; (F) thermal oxidising or soarce and drain of CMOS, and Aluminium metalization.

Abstract translation: BiCMOS是指具有高速双极和大规模CMOS的组合半导体。 BiCMOS的制造过程包括：（a）在p型衬底上形成的n +区上生长外延层后形成p阱; （b）在氧化膜上沉积氮化物膜，并隔离p +结; （c）通过在CMOS栅极氧化物生长之后注入杂质形成双极晶体管的基极和集电极; （d）在由杂质形成的n +层上沉积氧化物膜后，形成双极晶体管的CMOS栅极和发射极; （e）形成PMOS，NMOS的源极和漏极; （F）CMOS的热氧化或汲取和排水，以及铝金属化。