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公开(公告)号：KR1020040041262A
公开(公告)日：2004-05-17
申请号：KR1020020069434
申请日：2002-11-09
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A pixel array for a detector having a TFT(Thin Film Transistor) structure and a manufacturing method thereof are provided to be capable of preventing the attenuation of detected gas or infrared ray information in short time due to thermal conductivity. CONSTITUTION: A pixel array for a detector is provided with a semiconductor substrate(31) having an IC(Integrated Circuit) for reading, a detecting part separated from the semiconductor substrate as much as the height of an air gap, an insulating pillar(35a) for physically connecting the detecting part with the semiconductor substrate. Preferably, the pixel array further includes a protecting layer for enclosing the detecting part. Preferably, the insulating pillar and the protecting layer are made of a silicon nitride layer. Preferably, the detecting part includes a silicon layer, a gate isolating layer(38) on the silicon layer, a gate made of a detecting layer and an absorbing layer(40), a channel region(44) in the silicon layer, and a source/drain region(41a,42a) at both sides of the gate in the silicon layer.
Abstract translation: 目的：提供一种具有TFT（薄膜晶体管）结构的检测器的像素阵列及其制造方法，其能够防止由于导热性而在短时间内检测到的气体或红外线信息的衰减。 构成：用于检测器的像素阵列设置有半导体衬底（31），该半导体衬底（31）具有用于读取的IC（集成电路），与半导体衬底分开的与气隙高度相隔的检测部分，绝缘柱（35a ），用于将检测部件与半导体基板物理连接。 优选地，像素阵列还包括用于封装检测部分的保护层。 优选地，绝缘柱和保护层由氮化硅层制成。 优选地，检测部分包括硅层，硅层上的栅极隔离层（38），由检测层制成的栅极和吸收层（40），硅层中的沟道区（44）和 源极/漏极区（41a，42a），位于硅层的栅极两侧。
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公开(公告)号：KR1020020058899A
公开(公告)日：2002-07-12
申请号：KR1020000087031
申请日：2000-12-30
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: H01L27/11502
Abstract: PURPOSE: A single transistor ferroelectric memory device is provided, which minimizes a capacitance coupling by reducing a capacitance between adjacent wells, and minimizes an RC delay time by reducing a resistance of the well. CONSTITUTION: A p+ doped layer(402) is formed on an n silicon substrate(401), and a p well(403) is formed thereon. An n+ source/drain(404) is formed on a surface of the p well, and a ferroelectric transistor is constituted by stacking a ferroelectric thin film and a gate electrode on the p well between the source and the drain. And a p+ diffusion layer(408) is formed by being separated from the source/drain by a field oxide(407b) on the surface of the p well. A metal layer(410) is contacted to the n+ source/drain and the p+ diffusion layer through an interlayer insulation film(409) respectively. A trench oxide(411) is formed into a fixed depth of the n silicon substrate by penetrating the p+ doped layer from the surface of the p well. Because a pulse voltage is applied to each port independently by the trench oxide, an electrical disturb from a device array of an adjacent column is prevented during a read/write operation.
Abstract translation: 目的：提供单晶体管铁电存储器件，其通过减小相邻阱之间的电容来最小化电容耦合，并且通过降低阱的电阻来最小化RC延迟时间。 构成：在n硅衬底（401）上形成p +掺杂层（402），并在其上形成p阱（403）。 在p阱的表面上形成n +源极/漏极（404），并且通过在源极和漏极之间的p阱上堆叠铁电薄膜和栅极电极来构成铁电晶体管。 并且通过在p阱的表面上的场氧化物（407b）与源极/漏极分离而形成p +扩散层（408）。 金属层（410）分别通过层间绝缘膜（409）与n +源极/漏极和p +扩散层接触。 通过从p阱的表面穿透p +掺杂层，将沟槽氧化物（411）形成为n硅衬底的固定深度。 由于脉冲电压被沟槽氧化物独立地施加到每个端口，所以在读/写操作期间防止来自相邻列的器件阵列的电干扰。
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公开(公告)号：KR100287068B1
公开(公告)日：2001-04-16
申请号：KR1019970073704
申请日：1997-12-24
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: PURPOSE: A structure of a high integrated and a low voltage EEPROM and method for manufacturing thereof are provided to reduce a parasitic junction capacitance component between a source/drain and a substrate and to reduce a writing voltage by performing selectively an ion implanting process on a channel only for controlling a threshold voltage. CONSTITUTION: A channel doping region(2) is formed on a depression portion of a silicon substrate(1). A gate oxide layer(5) is formed onto the channel doping region. A source/drain region(4) is formed symmetrically around the channel doping region of the substrate. A lightly doped drain region(3) is formed on an end portion of the source/drain region near at the channel doping region and is formed in a shape of birds beak. A floating gate(6) is formed on the gate oxide layer. An oxide layer(7) is formed on a surface of a recess formed at an inner of the floating gate. A control gate(8) is formed by filling the inner of the oxide layer. A spacer(9) composed of an insulating material is formed on a side of the floating gate and on a top of the lightly doped drain. An insulating oxide layer is formed onto the adjusting gate and the oxide layer, and the floating gate and the spacer.
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公开(公告)号：KR100221543B1
公开(公告)日：1999-09-15
申请号：KR1019940026395
申请日：1994-10-14
Applicant: 한국전자통신연구원
IPC: H01L29/30
Abstract: 본 발명은 초고주파 회로(MMIC) 기판의 제조방법에 관한 것으로서, 특히 다공질 실리콘(Porous Silicon Layer) 또는 산화 다공질 실리콘층(Oxidized PSL)을 이용하여 제작단가가 저렴하면서도 절연특성이 우수한 MMIC 기판을 제조할 수 있는 방법에 관한 것이다.
소정의 실리콘 기판에 소정 도전형의 불순물을 주입하여 활성영역을 형성한 후, 활성영역의 표면보호를 위하여 활성영역 상부에 보호막을 형성하는 단계; 상기 활성영역을 구비한 실리콘 기판을 불산(HF)의 수용액에서 양극반응시켜 상기 활성영역이 완전 고립되고 충분한 전기적 절연이 확보될 수 있을 정도의 두께를 갖는 다공질 실리콘층(Porous Silicon Layer)을 형성하는 단계; 상기 보호막 제거한 후 상기 다공질 실리콘층의 전면에 절연층을 형성하고, 절연층 상부에 비활성 소자 및 전송선을 형성하는 단계; 및 상기 다공질 실리콘층으로 변형되지 않은 실리콘 기판을 제거한 후, 다공질 실리콘층의 후면에 전극을 형성하는 단계로 구성된다.-
公开(公告)号：KR100211948B1
公开(公告)日：1999-08-02
申请号：KR1019960048012
申请日：1996-10-24
Applicant: 한국전자통신연구원
IPC: H01L21/84
Abstract: 본 발명은 얇은 규소막을 갖는 SOI 기판을 사용하고 채널하부 전극을 가지는 SOI 기판을 이용한 전력소자 제조방법에 관한 것으로서, 종래기술에서 두꺼운 규소막을 갖는 SOI 기판을 사용함으로써 제어회로부와 동시에 집적화시에 제조공정과정에서 어려웠고, 또한 얇은 규소막을 갖는 SOI 기판위에 전력소자를 구현하더라도 채널하부 전극이 플로우팅 되는 구조를 갖게 되었던 문제점을 해결하기 위해 본 발명은 얇은 규소막을 갖는 SOI기판을 사용하면서도 채널하부 전극을 가짐으로써 기존의 얇은 규소막을 갖는 전력소자 구조에서 구현할 수 없는 IGBT의 전력소자 구조를 가질 수 있으므로, 더 높은 전압과 더 많은 전류를 흐르게 할 수 있고, 또한 제어회로부와 유사한 제조공정을 사용하여 전력소자부를 제조할 수 있으므로 smart power IC제작에도 활용할 � � 가 있는 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019990053973A
公开(公告)日：1999-07-15
申请号：KR1019970073704
申请日：1997-12-24
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: 본 발명은 소자 스케일링 다운에 따라 소자의 성능이 개선되는 자기정렬형 채널 함몰 구조에 면적의 증가 없이 이이피롬 셀(EEPROM cell)의 쓰기(writing) 전압을 효과적으로 낮출 수 있는 자기 정렬형 함몰 채널 구조를 기반으로 하는 고집적 저전압 이이피롬 셀의 구조 및 그 제조 방법에 관한 것이다.
CMOS 소자 기술에서 소자의 크기가 0.1 ㎛ 또는 그 이하로 작아지면서 게이트 산화막의 두께 및 소스/드레인 접합의 깊이가 낮아지고 펀치쓰루를 막기 위해 채널의 도우핑이 증가하게 되었다. 특히 LDD 영역에 해당하는 소스/드레인 접합의 깊이가 낮아지면서 저항 증가가 소자의 성능을 떨어뜨리는 결과를 초래하였다. 이를 위해 몇 가지 방법이 소개되었으며, 그 중에서 채널 영역 만 함몰시키는 기술이 있다. 그러나 종래의 함몰 채널 구조는 게이트가 자기 정렬되지 않아 소자의 집적도를 떨어뜨리는 문제가 있었다.
따라서, 본 발명은 0.1 ㎛ 또는 그 이하의 게이트 길이를 가지면서 소자 성능이 향상되고, 효과적으로 쓰기(writing) 전압을 낮출 수 있는 고집적 저전압 이이피롬 셀을 제안하고자 한다.-
公开(公告)号：KR100171028B1
公开(公告)日：1999-03-30
申请号：KR1019960028790
申请日：1996-07-16
Applicant: 한국전자통신연구원
IPC: H03K3/00
Abstract: 본 발명은 바디제어 기법을 이용한 고속 저전력형 SOI 버퍼회로에 관한 것으로서, 주된 FET가 구동됨과 동시에 또는 구동되기 전에 먼저 FET의 기판 바이어스를 제어하는 선충전 기법을 이용함으로써 기생 바이폴러 트랜지스터를 효과적으로 이용하여 전류의 구동능력이 높아져서 고속동작이 가능하게 하여 소자의 최소 항복전압 이하에서 자유로운 공급전압의 입력이 가능하며, 천이시에 활성 MOS 소자의 V
T 가 동적으로 낮아지고, 저전압 회로에 응용이 가능하며, 버퍼로 사용될 때에 논리 기능을 하는 CMOS 회로에 바로 연결이 가능하고, 풀-다운과 풀-업 속도를 대칭적인 쉽게 구현할 수 있다는 데에 그 효과가 있다.-
公开(公告)号：KR1019980028833A
公开(公告)日：1998-07-15
申请号：KR1019960048012
申请日：1996-10-24
Applicant: 한국전자통신연구원
IPC: H01L21/84
Abstract: 본 발명은 얇은 규소막을 갖는 SOI기판을 사용하고 채널하부 전극을 가지는 SOI기판을 이용한 전력소자 제조방법에 관한 것으로서, 종래기술에서 두꺼운 규소막을 갖는 SOI기판을 사용함으로써 제어회로부와 동시에 집적화시에 제조공정과정에서 어려웠고, 또한 얇은 규소막을 갖는 SOI기판 위에 전력소자를 구현하더라도 채널하부 전극이 플로우팅 되는 구조를 갖게 되었던 문제점을 해결하기 위해 본 발명은 얇은 규소막을 갖는 SOI기판을 사용하면서도 채널하부 전극을 가짐으로써 기존의 얇은 규소막을 갖는 전력소자 구조에서 구현할 수 없는 IGBT의 전력소자 구조를 가질 수 있으므로 더 높은 전압과 더 많은 전류를 흐르게 할 수 있고, 또한, 제어회로부와 유사한 제조공정을 사용하여 전력소자부를 제조할 수 있으므로 smart power IC 제작에도 활용할 수� �� 있는 것이다.
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公开(公告)号：KR1019980015364A
公开(公告)日：1998-05-25
申请号：KR1019960034661
申请日：1996-08-21
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 커패시터가 없는 기억 소자(capacitorless memory device), 특히 강유전 박막을 게이트 유전막으로 채택한 비파괴성 판독기(non-destructive read-out)형 전계효과 트랜지스터의 구조 및 그 제조방법을 제공하는 것으로서, 종래의 트랜지스터의 소오스/드레인의 형성을 위하여 불순물의 활성화를 하는데 있어서, 현재 사용되고 있는 공정에서는 고온의 열처리가 필요하기 때문에 고온에서 강유전성을 잃어버리는 강유전 박막을 게이트 막으로 채택하기가 불가능하고 지금까지 이용되어온 산화물들을 게이트 유전막으로 이용하면 규소 계면에 자연 산화물이 형성됨으로 강유전성을 얻기가 어렵기 때문에, 다결정규소 소오스/드레인이 먼저 형성되고 게이트 전극이 금속계로 형성되며, 게이트 유전막이 비산화물 강유전 박막으로 대치되면 게이트 유전막과 다� ��정규소 소오스/드레인은 규소산화막에 의해 차폐되어 두 재료 사이에 가능한 반응이나 전류 누설을 억제함으로써 트랜지스터의 전계 효과를 증가시킨다.
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公开(公告)号：KR1019970077481A
公开(公告)日：1997-12-12
申请号：KR1019960014850
申请日：1996-05-07
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 다층 아몰퍼스 실리콘을 갖는 국부산화막(LOCOS) 격리 제조방법에 관한것으로서, 종래 기술에서 단일층의 폴리실리콘을 버퍼층으로 사용하는 PBL(Polysilicon Buffered LOCOS) 제조방법이 필드산화막영역과 활성영역사이의 경계가 깨끗하지 않았던 문제점을 해결하기 위해, 본 발명은 다층의 아몰퍼스 실리콘을 버퍼층으로 사용하여 필드산화막 형성시 경계의 상대적인 산화증가 효과를 줄임으로써 깨끗한 활성영역을 형성하기 위한 것이다.
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