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公开(公告)号：KR1020120042015A
公开(公告)日：2012-05-03
申请号：KR1020100103472
申请日：2010-10-22
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3871 , G06F9/3869
Abstract: PURPOSE: An asynchronous pipeline system, a stage, and a data transfer method are provided to reduce power consumption necessary for data transfer by selectively receiving necessary on-demand data. CONSTITUTION: An always input block is a transfer path of control data from a previous stage. An on-demand input block(140) receives one on-demand data from the previous stage. If a handshake protocol request signal is transferred from the previous stage, a control block(110) enables the input block. A stage logic(120) receives control data through the input block according to the enable of the control block and confirms the on-demand data.
Abstract translation: 目的：提供异步流水线系统，阶段和数据传输方法，通过选择性地接收必要的按需数据来减少数据传输所需的功耗。 总则：总是输入块是来自前一级的控制数据的传输路径。 按需输入块（140）从前一级接收一个按需数据。 如果从前一级传送握手协议请求信号，则控制块（110）启用输入块。 阶段逻辑（120）根据控制块的使能通过输入块接收控制数据，并确认按需数据。
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公开(公告)号：KR100723875B1
公开(公告)日：2007-05-31
申请号：KR1020060033537
申请日：2006-04-13
Applicant: 한국전자통신연구원
Abstract: 본 발명에 의한 동시기동에 적합한 마이크로프로세서 및 상기 마이크로프로세서에서의 리셋 및 프로세서 아이디 제어 방법은 소정의 이진값을 가지는 리셋 아이디와 리셋신호를 입력받아 상기 리셋 아이디를 복호하여 출력하는 디코더; 상기 디코더의 복호결과를 입력으로 하여 적어도 하나 이상의 마이크로 프로세서 아이디 및 직렬연결되는 마이크로 프로세서의 리셋 아이디를 생성하는 프로세서 아이디 생성부; 및 상기 디코더의 복호결과를 기초로 리셋벡터를 선택하는 리셋벡터부;를 포함하는 것을 특징으로 하며, 다중프로세서 시스템을 구성하는 각 마이크로프로세서에 리셋 및 프로세서 아이디를 제어할 수 있는 구성을 가짐으로써, 리셋 신호가 입력되어 초기화를 수행할 때, 다중프로세서 시스템을 구성하는 모든 개별 마이크로프로세서가 고유의 리셋 벡터와 프로세서 아이디를 생성한다. 그 결과 리셋 신호가 해제될 때 모든 마이크로프로세서가 동시에 기동 절차를 수행할 수 있게되며, 다중프로세서 시스템에서의 리셋 절차가 간소화되고 마이크로프로세서의 기동에 필요한 시간과 시스템 설계의 용이성을 제공한다.
리셋 벡터, 리셋 아이디, 프로세서 아이디, 다중프로세서Abstract translation: 复位和在微处理器的控制方法和根据本发明的同时启动所述微处理器的处理器ID接收ID，并复位具有预定的二进制值，解码器和输出复位ID的解码所述复位信号; 处理器ID生成器，用于生成与解码器的解码结果串联连接的微处理器的至少一个微处理器ID和复位ID作为输入; 以及复位矢量单元，用于基于解码器的解码结果来选择复位矢量。多处理器系统的微处理器具有能够控制复位和处理器ID的配置， 当复位信号被输入以执行初始化时，多处理器系统中的每个单独的微处理器产生它自己的复位向量和处理器ID。 其结果是，当复位信号被释放，并且所有的微处理器可以同时执行的启动程序，从而简化了在多处理器系统中的重置程序被提供以便用于微处理器的活化所需的时间和系统设计。
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公开(公告)号：KR101284795B1
公开(公告)日：2013-07-10
申请号：KR1020100005189
申请日：2010-01-20
Applicant: 한국전자통신연구원
Abstract: 본 발명은 링 발진기에 기반한 자기 타이밍 지연소자에 관한 것으로, 내부에 링 발진기를 사용하고, 링 발진기의 클록신호를 기준으로 하여 입력신호를 지연시키는 플립플롭을 사용하며, 자기 타이밍 방식의 리셋 신호를 발생하여 외부의 리셋 입력이 필요치 않은 2단자 자기 타이밍 지연소자에 관한 것이다. 본 발명에 의하면, 2개의 단자만을 사용하여 기존의 2단자 지연소자와 같이 사용될 수 있으며, 적은 수의 회로소자를 사용함과 동시에 원하는 만큼의 지연시간을 확보할 수 있는 지연소자가 구현된다.
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公开(公告)号：KR1020100064440A
公开(公告)日：2010-06-15
申请号：KR1020080122874
申请日：2008-12-05
Applicant: 한국전자통신연구원
CPC classification number: G11C16/06 , B82Y10/00 , G11C11/16 , G11C13/0002 , G11C13/0004 , G11C13/0007 , G11C13/0014 , G11C13/025 , G11C16/10 , G11C16/26
Abstract: PURPOSE: Sequential circuits, integrated circuits and a method for driving the same are provided to rapidly block and reapply power by replacing all memory devices with non-volatile memory devices. CONSTITUTION: A combinational logic generates a new state variable using a stored state variable during a driving operation. A non-volatile memory device(100) provides a state variable as a combinational logic. The non-volatile memory device stores the new state variable. A read circuit(30) reads the state variable which is stored in the non-volatile memory during the driving operation and provides the stored state variable as the combinational logic. A wire circuit(10) writes a new state variable in the non-volatile memory.
Abstract translation: 目的：提供顺序电路，集成电路及其驱动方法，以通过用非易失性存储器件替换所有存储器件来快速阻断和重新供电。 组合：组合逻辑在驾驶操作期间使用存储的状态变量生成新的状态变量。 非易失性存储器件（100）提供状态变量作为组合逻辑。 非易失性存储器件存储新的状态变量。 读取电路（30）读取在驱动操作期间存储在非易失性存储器中的状态变量，并将存储的状态变量提供为组合逻辑。 有线电路（10）将新的状态变量写入非易失性存储器。
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公开(公告)号：KR100934215B1
公开(公告)日：2009-12-29
申请号：KR1020070109206
申请日：2007-10-29
Applicant: 한국전자통신연구원
CPC classification number: G06F9/30003
Abstract: Provided are a microprocessor based on event-processing instruction set and an event-processing method using the same. The microprocessor includes an event register controlling an event according to an event-processing instruction set provided in an instruction set architecture (ISA) and an event controller transmitting externally generated events into the microprocessor. Therefore, the microprocessor may be useful to reduce its unnecessary power consumption by suspending the execution of its program when an instruction decoded to execute the program is an event-processing instruction, and also to cut off its unnecessary power consumption that is caused for an interrupt delay period since the program of the microprocessor may be executed again by immediately re-running the microprocessor with the operation of the event register and the event controller when external events are generated.
Abstract translation: 提供了一种基于事件处理指令集的微处理器和使用该微处理器的事件处理方法。 微处理器包括事件寄存器，事件寄存器根据指令集体系结构（ISA）中提供的事件处理指令集和事件控制器将外部产生的事件传送到微处理器中来控制事件。 因此，当被解码为执行程序的指令是事件处理指令时，微处理器可以通过暂停其程序的执行来减少其不必要的功耗，并且还切断其由于中断而导致的不必要的功耗 由于微处理器的程序可以通过在外部事件产生时通过事件寄存器和事件控制器的操作立即重新运行微处理器而被再次执行。
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Patent Agency Ranking
公开(公告)号：KR100772500B1
公开(公告)日：2007-11-01
申请号：KR1020050047919
申请日：2005-06-03
Applicant: 한국전자통신연구원
CPC classification number: G08B13/19697 , G08B13/19608 , G08B13/2402
Abstract: 본 발명은 전파식별 태그를 이용한 물체 위치 추적 장치 및 방법에 관한 것이다. 본 발명은 센서를 통해 물체의 정보 데이터를 판독하는 전파 식별 감지부를 하나 이상 포함하는 위치 인식부; 위치 인식부가 배치된 공간상의 상대적 위치에 따라 상기 각각의 전파 식별 감지부에 각각의 고유 좌표값을 할당하고 상기 고유 좌표값에 해당하는 전파 식별 감지부 내의 센서가 수신한 물체 정보 데이터 값을 기초로 물체의 위치 파악 및 경로를 분석하는 경로 분석 처리부;를 포함하여 전파식별 태그의 밀도를 최소화 하면서 물체의 이동 경로를 추적하는 장치 및 방법에 관한 것이다.
센서, RFID, 물체 위치 추적-
公开(公告)号：KR1020040037989A
公开(公告)日：2004-05-08
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: PURPOSE: A first input first output(FIFO) memory circuit and a method for implementing the same are provided to improve the input and output speed of the FIFO memory by controlling the low speed memory. CONSTITUTION: A first input first output memory circuit includes a memory(100), a read pointer(400), a write pointer(300) and a memory controller(200). The memory(100) is composed of N number of memories. The read pointer(400) appoints the read address among the N number of memories and the write pointer(300) appoints the write address among the N number of memories. And, the memory controller(200) selects one memory among the N number of memories in response to the read/write address, generates a source clock signal by the divided n number of read/write clock signal and inputs and outputs the data by dividing the n number of read/write clock signal from the selected memory to the corresponding memory.
Abstract translation: 目的：提供第一输入第一输出（FIFO）存储器电路及其实现方法，以通过控制低速存储器来提高FIFO存储器的输入和输出速度。 构成：第一输入第一输出存储电路包括存储器（100），读指针（400），写指针（300）和存储器控制器（200）。 存储器（100）由N个存储器构成。 读指针（400）在N个存储器中指定读地址，写指针（300）在N个存储器中指定写地址。 并且，存储器控制器（200）响应于读/写地址在N个存储器中选择一个存储器，通过分割的n个读/写时钟信号产生源时钟信号，并通过分割来输入和输出数据 从所选择的存储器到对应的存储器的n个读/写时钟信号。
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公开(公告)号：KR101454802B1
公开(公告)日：2014-11-03
申请号：KR1020100103472
申请日：2010-10-22
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3871 , G06F9/3869
Abstract: 본 발명은 비동기식 파이프라인 시스템, 스테이지 및 데이터 전송 방법에 대하여 개시한다. 본 발명의 일면에 따른 비동기식 파이프라인 시스템은, 4위상 프로토콜에 기반하는 복수의 스테이지(Stage)를 포함하며, 상기 복수의 스테이지 각각은 묶음(Always bundle) 데이터 채널 및 온디맨드 데이터 채널로 데이터를 송수신하는 것을 특징으로 한다.
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公开(公告)号：KR101341040B1
公开(公告)日：2013-12-11
申请号：KR1020080122874
申请日：2008-12-05
Applicant: 한국전자통신연구원
Abstract: 본 발명은 순차회로, 집적회로 및 순차회로의 구동 방법에 관한 것으로서, 본 발명의 일면에 따른 순차회로는, 동작중에 저장된 상태 변수를 이용하여 새로운 상태 변수를 생성하는 조합 로직 및 상기 상태 변수를 상기 조합 로직으로 제공하고, 상기 새로운 상태 변수를 저장하는 비휘발성 메모리 소자를 포함하되, 상기 비휘발성 메모리 소자는 비휘발성 메모리와, 상기 동작중에 상기 비휘발성 메모리에 저장된 상기 상태 변수를 독출하여 상기 조합 로직으로 제공하는 읽기 회로와, 상기 비휘발성 메모리에 상기 새로운 상태 변수를 기입하는 쓰기 회로를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 순차회로, 집적회로는 순차회로, 집적회로에 사용되는 모든 메모리 소자를 비휘발성 메모리소자로 대치함으로써, 전원의 차단과 재인가시에 상태 변수의 대피 및 복원에 따른 복잡한 절차를 없애고 빠른 전원 차단과 전원 재인가가 가능한 것을 특징으로 한다.
순차회로, 비휘발성 메모리-
公开(公告)号：KR1020120072251A
公开(公告)日：2012-07-03
申请号：KR1020100134089
申请日：2010-12-23
Applicant: 한국전자통신연구원
CPC classification number: G06F9/30141 , G06F9/38 , G06F9/06
Abstract: PURPOSE: A structure of an asynchronous register file and an operation method thereof are provided to perform fast register processing by operating all operations of a register file in parallel. CONSTITUTION: A request signal distributing unit(110) transfers a register operation signal to a register module(120) according to request signals. The register module processes data of the register based on the register operation signal and generates response signals. A response signal distributing unit(130) generates output response signals.
Abstract translation: 目的：提供异步寄存器文件的结构及其操作方法，通过并行操作寄存器文件的所有操作来执行快速寄存器处理。 构成：请求信号分配单元根据请求信号将寄存器操作信号传送到寄存器模块（120）。 寄存器模块基于寄存器操作信号处理寄存器的数据并产生响应信号。 响应信号分配单元（130）产生输出响应信号。
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