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公开(公告)号：KR1019940003329B1
公开(公告)日：1994-04-20
申请号：KR1019910022634
申请日：1991-12-11
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: The module serially connects a Mini-MAP network and an RS-232C interface to a programmable device to produce the remote control monitoring function of the programmable device which connects to the general purpose MAP connection module. The module includes a main control unit (MCU) which has a microprocessor, a network interface unit (NIU) which has the function of communication, a serial input output device (SIO) which has the function of connecting to the program mable device console, and a power suppy unit. The functions of MCU are the network console function, SIO port application control program, and program diagonistic function.
Abstract translation: 该模块将Mini-MAP网络和RS-232C接口串行连接到可编程设备，以产生连接到通用MAP连接模块的可编程设备的远程监控功能。 该模块包括具有微处理器的主控制单元（MCU），具有通信功能的网络接口单元（NIU），具有连接到程序可控设备控制台的功能的串行输入输出设备（SIO） 和电力单位。 MCU的功能是网络控制台功能，SIO端口应用控制程序和程序对角功能。
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公开(公告)号：KR1019940003328B1
公开(公告)日：1994-04-20
申请号：KR1019910022633
申请日：1991-12-11
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: The MAP network interface for data exchange between the central processing unit and a Mini-Map comprises a micro-processor (M) to control peripheral devices, a latch (L) to recognize address data bus, a bus transceiver (BT) for two-way transmission, system RAM (SDRAM) and ROM (SROM), a bus control modem to control system bus access between the processor and a token-bus controller, a system RAM controller (DRC), a token-bus controller (TBC) for data transmission between CPU and the transmission media, and an interface for personal computer communication.
Abstract translation: 用于中央处理单元和迷你地图之间的数据交换的MAP网络接口包括控制外围设备的微处理器（M），用于识别地址数据总线的锁存器（L），用于二进制数据的总线收发器（BT） 系统RAM（SDRAM）和ROM（SROM），用于控制处理器和令牌总线控制器之间的系统总线访问的总线控制调制解调器，系统RAM控制器（DRC），令牌总线控制器（TBC），用于 CPU与传输媒体之间的数据传输，以及个人计算机通信接口。
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公开(公告)号：KR100639914B1
公开(公告)日：2006-11-01
申请号：KR1020040066627
申请日：2004-08-24
Applicant: 한국전자통신연구원
IPC: H03M13/11
Abstract: 본 발명은 제 1 LDPC 부호 및 제 2 LDPC 부호 및 이들을 연결하는 인터리버로 구성된 병렬연접 LDPC 부호의 패러티 검사행렬의 형성 방법에 있어서, (a) 상기 제 1 LDPC 부호의 디그리 분포 및 상기 제 2 LDPC 부호의 디그리 분포를 구하는 단계, 및 (b) 상기 디그리 분포를 만족하는 상기 제 1 LDPC 부호의 패러티 검사행렬 및 상기 제 2 LDPC 부호의 패러티 검사행렬을 형성하는 단계를 포함하며, 상기 (a) 단계에 있어서, 상기 제 1 및 2 LDPC 부호의 디그리 분포는 밀도전개 방법에 의한 성능 측정을 이용하여 구하여지며, 상기 밀도전개 방법에 있어서, 상기 제 1 LDPC 부호의 변수노드에서 체크노드로 전달되는 메시지의 확률밀도는 상기 제 2 LDPC 부호로부터 출력되는 외부 정보의 확률 밀도를 반영하며, 상기 제 2 LDPC 부호의 변수노드에서 체크노드로 전달되는 메시지의 확률밀도는 상기 제 1 LDPC 부호로부터 출력되는 외부 정보의 확률 밀도를 반영하는 것을 특징으로 하는 병렬연접 LDPC 부호의 패러티 검사행렬의 형성 방법을 제공한다.
오류정정 부호(error-correcting codes), 저밀도 패러티 검사 부호(low-density parity-check codes, LDPC codes), 척도 없는 네트워크(scale-free networks), 이레이져 채널(erasure channel).-
公开(公告)号：KR1019990034173A
公开(公告)日：1999-05-15
申请号：KR1019970055673
申请日：1997-10-28
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 병렬프로그램 성능 감시기에서 사건 표현식에 의한 사건 데이터 처리 방법에 관한 것이다.
종래의 SIMPLE의 경우 FDL을 사용하여 사건 추적 화일의 사건 데이터를 처리하는 방법을 기술하도록 되어 있어 사용자가 사건 추적 화일의 구조를 정확히 파악하고 있어야 하며, 사건 데이터 처리 과정에 깊이 관여하게 됨으로서 성능 분석 도구의 사용이 어렵고, 배우기 어렵다. 또한, 파블로(Pablo)의 경우 사건 데이터 처리 및 처리 결과를 디스플레이에 연결하는 과정을 원과 선의 그래픽 도형을 사용하여 사건 그래프를 작성하도록 하고 있으므로 함수에 해당하는 도형이 한정되어 있어 표현에 한계가 있고, 성능 분석을 위해 많은 종류의 참조될 사건이 있는 경우, 한 화면을 통해 분석 그래프 전체를 관찰하기 어렵다.
본 발명은 병렬프로그램 성능감시기에서 성능에 관한 분석정보를 추출함에 있어 관찰하고자 하는 사건을 사건 표현식을 사용하여 기술하며, 제공되는 연산자와 분석함수를 통해 사건 데이터를 필터링하고, C언어 프로그램 디버거에서 참조하고자 하는 표현과 유사하게 사건표현식을 작성하여 분석목표를 기술한다.-
Patent Agency Ranking
公开(公告)号：KR1019990026224A
公开(公告)日：1999-04-15
申请号：KR1019970048276
申请日：1997-09-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 본 발명은 병렬 컴퓨터에서 수행되는 병렬 프로그램에 있어서 성능의 평가 및 개선을 위해 요구되는 성능 데이터의 추출 방법에 관한 것이다.
병렬 프로그램의 실행시간 정보를 사건(Event)으로 정의하는 과정과 병렬 프로그램의 실행시간에 사건정보를 수집하여 사건추적화일에 저장하는 과정을 통해 성능 데이터가 생성된다. 사용자는 사건포획 라이브러리(Event Capture Library)에서 제공되는 인터페이스 함수들을 단지 병렬프로그램의 적정 부분에 삽입함으로서 사건 레코드가 사건추적화일에 기록된다. 사건포획 라이브러리는 이식성이 없는 시스템 종속적인 내부함수층(시스템 종속층), 이식성 있는 내부함수층(기본층) 및 사용자가 직접 호출할 수 있는 외부함수층(인터페이스층)의 3개 층으로 구성된다. 사건 레코드들이 포함하는 성능 데이터는 기 개발된 성능감시기의 분석기 및 가시화기를 통하여 사용자에게 병렬 프로그램의 성능 분석 정보를 제공하므로서 그 프로그램에 대한 병렬성 확인과 내부 구조의 이해 및 개선에 필요한 정보를 제공하고, 성능 측면의 오류를 디버깅하며, 성능을 분석할 수 있도록 한다.-
公开(公告)号：KR100951847B1
公开(公告)日：2010-04-12
申请号：KR1020080015685
申请日：2008-02-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 가변 블록 움직임 추정을 위한 SAD 계산 방법 및 장치에 관한 것으로 한번에 복수개의 현재 프레임 매크로 블록에 대한 SAD를 구할 수 있는 방법 및 장치에 관한 것이다.
본 발명은 적어도 하나의 PE가 행렬 형태로 배열되고 상기 행렬은 연속된 복수의 현재 프레임 매크로 블록에 포함되는 적어도 하나의 픽셀의 SAD 값을 동시에 계산하는 PE 배열부, 현재 프레임 매크로 블록 데이터, 참조 프레임 매크로 블록 데이터 및 참조 프레임 검색 영역 데이터를 포함하고 상기 PE 배열부에 포함되는 각 PE로 상기 데이터들을 전송하는 로컬 메모리 및 상기 로컬 메모리에 포함된 상기 데이터들을 상기 PE 배열부에 포함되는 각 PE가 연산하는 적어도 하나의 픽셀에 상응하여 전송하도록 명령하는 제어부를 포함한다.
H.264, PE, SAD-
公开(公告)号：KR1020080102947A
公开(公告)日：2008-11-26
申请号：KR1020080015685
申请日：2008-02-21
Applicant: 한국전자통신연구원
CPC classification number: H04N19/43 , H04N19/176 , H04N19/57
Abstract: An SAD calculation method and apparatus for estimating variable block movement are provided to detect a moving vector with regard to a size of a variable block and process operations of SAD effectively and rapidly in parallel. A PE array unit(401) simultaneously calculates an SAD value of at least one pixel. At least one PE(Processing Element) is arranged in at least one pixel in a matrix form. And a matrix in at least one pixel is included in continuous current frame macro blocks. A local memory, current frame macro block data, reference frame macro block data and reference frame search area data are included. The local memory transmits data to each PE included in a PE array unit.
Abstract translation: 提供了一种用于估计可变块移动的SAD计算方法和装置，用于相对于可变块的大小和SAD的处理操作并行地有效且快速地检测移动向量。 PE阵列单元（401）同时计算至少一个像素的SAD值。 至少一个PE（处理元件）以矩阵形式布置在至少一个像素中。 并且至少一个像素中的矩阵包括在连续的当前帧宏块中。 包括本地存储器，当前帧宏块数据，参考帧宏块数据和参考帧搜索区域数据。 本地存储器向包括在PE阵列单元中的每个PE发送数据。
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公开(公告)号：KR100523708B1
公开(公告)日：2005-10-26
申请号：KR1020030092247
申请日：2003-12-17
Applicant: 한국전자통신연구원
IPC: H04L1/00
Abstract: 본 발명은 유무선 통신의 채널 코딩(channel coding) 기술에 속한다. 특히 LDPC(low density parity check) 부호에 사용되는 거스 조건화된 패러티 검사 행렬의 형성 방법에 관한 것이다.
본 발명은 디그리가 최저인 임의의 열 1개로 구성된 패러티 검사 행렬을 형성하는 (a1) 단계, 이전 단계까지 형성된 패러티 검사 행렬에 포함된 열 또는 열들과 독립적이며 디그리가 최저인 복수개의 시험 열 중 각각의 시험 열과 이전 단계까지 형성된 패러티 검사 행렬로 각각 구성된 복수개의 시험 행렬 중에서 평균 거스 값이 최대인 시험 행렬에 포함된 시험 열을 이전 단계까지 형성된 패러티 검사 행렬에 추가하는 (a2) 단계, 및 최저 디그리를 초과하는 디그리를 갖는 복수개의 시험 열들 중 각각의 시험 열과 이전 단계까지 형성된 패러티 검사 행렬로 각각 구성된 복수개의 시험 행렬들 중에서 평균 거스 값이 최대인 시험 행렬에 포함된 시험 열을 이전 단계까지 형성된 패러티 검사 행렬에 추가하는 (a3) 단계를 포함하며, 상기 (a2) 및 (a3) 단계를 복� �회 수행하는 LDPC 부호용 패러티 검사 행렬 형성 방법을 제공한다.
본 발명에 의한 패러티 검사 행렬 형성 방법은 변수 노드의 디그리가 작은 경우는 물론이고 디그리가 큰 경우에도 많은 연산을 수행하지 아니하고도 큰 평균 거스 값을 가지는 패러티 검사 행렬을 형성할 수 있다는 장점이 있다.-
公开(公告)号：KR1020050065267A
公开(公告)日：2005-06-29
申请号：KR1020040063377
申请日：2004-08-12
Applicant: 한국전자통신연구원
IPC: H03M13/11
CPC classification number: H03M13/1151 , H03M13/6508
Abstract: 본 발명은 LDPC(low-density parity-check) 부호 부호화 및 복호화 방법, 및 LDPC 패러티 검사 행렬 형성 방법에 관한 것이다. 본 발명은 복수의 패러티 검사행렬을 준비하는 단계, 및 상기 준비된 패러티 검사 행렬 중 최대 성능을 가지는 패러티 검사행렬을 선택하는 단계를 포함하며, 상기 패러티 검사행렬의 디그리 분포는 수학식 또는 을 만족하며, 상기 수학식에서 a
k , C,
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