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公开(公告)号：KR101201893B1
公开(公告)日：2012-11-16
申请号：KR1020080131613
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03F3/45475 , H03F3/45968 , H03F2203/45212
Abstract: 본 발명은 고속 다단 전압 비교기에 관한 것으로, 본 발명에 따른 다단 전압 비교기는 옵셋 제거 스위치에 의해 각 전단 증폭기의 출력에서 옵셋을 제거할 수 있도록 구성되어 있으며, 아울러 리셋 스위치에 의해 각 전단 증폭기의 출력을 리셋시켜 출력 회복 시간을 감소시킬 수 있도록 구성되어 있다. 따라서, 본 발명에 따른 다단 전압 비교기는 높은 정확도를 가지면서 고속 동작이 가능하므로, 아날로그-디지털 변환기, 특히 고속 SAR ADC에 유용하게 적용이 가능하다.
고속, 다단, 비교기, 옵셋, 출력 회복 시간, 전단 증폭기, SAR ADC-
公开(公告)号：KR1020120118672A
公开(公告)日：2012-10-29
申请号：KR1020110036187
申请日：2011-04-19
Applicant: 한국전자통신연구원
IPC: H02P6/10
Abstract: PURPOSE: A motor control apparatus and a control method thereof are provided to reduce the operation quantity of a digital processor and to reduce the torque ripple of an electric motor. CONSTITUTION: A preprocessing unit(200) calculates counter-electromotive force from a three phase current signal or a three phase voltage signal. A control unit(300) drives the electric motor with reference to the counter-electromotive force. An offset compensating unit receives the current signal. The offset compensating unit compensates the offset of the received current signal. [Reference numerals] (100) Motor; (200) Preprocessing unit; (300) Control unit; (AA) Three-phase electric current signal; (BB) Three-phase voltage signal; (CC) Three-phase reverse electromotive force; (DD) Three-phase driving current; (EE) Motor control unit
Abstract translation: 目的：提供电动机控制装置及其控制方法，以减少数字处理器的操作量并减小电动机的转矩波动。 构成：预处理单元（200）从三相电流信号或三相电压信号计算反电动势。 控制单元（300）参照反电动势来驱动电动机。 偏移补偿单元接收电流信号。 偏移补偿单元补偿接收的电流信号的偏移。 （附图标记）（100）电机; （200）预处理单元; （300）控制单元; （AA）三相电流信号; （BB）三相电压信号; （CC）三相反向电动势; （DD）三相驱动电流; （EE）电机控制单元
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公开(公告)号：KR1020120064505A
公开(公告)日：2012-06-19
申请号：KR1020100125775
申请日：2010-12-09
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/168 , H03M1/12 , H03M13/6502
Abstract: PURPOSE: A pipelined ADC(Analog To Digital Converter) is provided to simply perform a logical correction operation by performing a binary shift when data errors are corrected. CONSTITUTION: A conversion stage circuit(1100) includes a plurality of conversion stages(1110-11K0) which is serially connected. The conversion stage converts inputted voltages into B bits of digital codes. The conversion stage outputs residual voltages to a rear end. A digital correction circuit(1200) performs a shift operation and a logic correcting operation by adding a predetermined value to digital codes outputted from the conversion stage circuit. A clock signal generator(1300) generates clock signals necessary for a conversion operation by receiving clock voltages. A reference voltage buffer(1400) generates reference voltages necessary for the conversion operation.
Abstract translation: 目的：提供流水线ADC（模拟到数字转换器），以便在纠正数据错误时执行二进制移位来简单执行逻辑校正操作。 构成：转换级电路（1100）包括串联连接的多个转换级（1110-11K0）。 转换级将输入的电压转换成B位的数字代码。 转换级将剩余电压输出到后端。 数字校正电路（1200）通过向从转换级电路输出的数字代码添加预定值来执行移位操作和逻辑校正操作。 时钟信号发生器（1300）通过接收时钟电压产生转换操作所需的时钟信号。 参考电压缓冲器（1400）产生转换操作所需的参考电压。
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公开(公告)号：KR101059460B1
公开(公告)日：2011-08-25
申请号：KR1020080097842
申请日：2008-10-06
Applicant: 한국전자통신연구원
CPC classification number: H03M1/162
Abstract: 본 발명은 알고리즘 아날로그-디지털 변환기(Analog-to-Digital Converter : ADC)에 관한 것으로, 본 발명에 따른 알고리즘 ADC는, 전처리 증폭기가 공유되는 구조로 플래시 ADC를 구성함으로써 플래시 ADC에 사용되는 전처리 증폭기의 갯수를 줄여 칩 면적을 감소시킬 수 있는 것을 특징으로 한다. 또한, 요구되는 해상도에 따라 MDAC에 포함된 연산 증폭기의 대역폭을 동적으로 줄여나감으로써 전력 소모를 최소화할 수 있는 것을 특징으로 한다.
알고리즘 ADC, 동적 가변 대역폭 증폭기, 바이어스, 플래시 ADC, MDACAbstract translation: 本发明涉及一种模数转换器（ADC），并且根据本发明的算法ADC包括预处理放大器 通过减少芯片数量可以减小芯片面积。 此外，包含在MDAC中的运算放大器的带宽根据所需的分辨率动态地降低，由此使功耗最小化。
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公开(公告)号：KR1020110011520A
公开(公告)日：2011-02-08
申请号：KR1020100029810
申请日：2010-04-01
Applicant: 한국전자통신연구원
IPC: G05F1/56
CPC classification number: G05F3/205 , G11C5/146 , G11C11/4074 , H03F3/195
Abstract: PURPOSE: A reference voltage supply circuit is provided to quickly supply a reference voltage having no glitches by applying a necessary current when a glitch is generated. CONSTITUTION: A first amplifier amplifies a first input voltage and a first fed back reference voltage. A secondary amplifier amplifies a second input voltage and a second fed back reference voltage. A reference voltage generator(310) generates first and second reference voltages. The reference voltage generator feeds the first and second reference voltages back to the first and second amplifiers. A glitch removing unit(320) passes and intercepts a current flowing between a power source terminal and the ground.
Abstract translation: 目的：提供参考电压供应电路，通过在发生毛刺产生时施加必要的电流来快速提供不产生毛刺的参考电压。 构成：第一放大器放大第一输入电压和第一反馈参考电压。 次级放大器放大第二输入电压和第二反馈参考电压。 参考电压发生器（310）产生第一和第二参考电压。 参考电压发生器将第一和第二参考电压馈送回第一和第二放大器。 毛刺去除单元（320）通过并截取在电源端子和地之间流动的电流。
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Patent Agency Ranking
公开(公告)号：KR1020100073009A
公开(公告)日：2010-07-01
申请号：KR1020080131583
申请日：2008-12-22
Applicant: 한국전자통신연구원
CPC classification number: H03M1/164 , H03M1/1215 , H03M1/468 , H03M1/804
Abstract: PURPOSE: A multi-stage dual successive approximation register analog to digital converter and an analog to digital conversion method are provided to reduce the chip acre by sharing a voltage amplifier. CONSTITUTION: A multi-stage dual SAR to ADC(400) comprises a third SAR ADC shift(430) changed into the digital signal of the first and second SAR ADC shifts(410,420) and the m bit changing the analog input voltage into the digital signal of the n bit. First and second residual voltage amplifiers(440,450) are connected between SAR ADC shifts. First and second residual voltage amplifiers amplify the output voltage of each SAR ADC shift. Each SAR ADC shift has the parallel construct of SAR ADCs of two in order to independently process the analog input voltage.
Abstract translation: 目的：提供多级双逐次逼近寄存器模数转换器和模数转换方法，以通过共享电压放大器来减少芯片英亩。 构成：多级双SAR至ADC（400）包括第三SAR ADC移位（430）转换为第一和第二SAR ADC移位（410,420）的数字信号，m位将模拟输入电压更改为数字 n位的信号。 第一和第二剩余电压放大器（440,450）连接在SAR ADC移位之间。 第一和第二残余电压放大器放大每个SAR ADC移位的输出电压。 每个SAR ADC移位具有两个SAR ADC的并联结构，以便独立处理模拟输入电压。
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公开(公告)号：KR101854395B1
公开(公告)日：2018-05-08
申请号：KR1020110124212
申请日：2011-11-25
Applicant: 한국전자통신연구원
CPC classification number: H02M1/088 , H02M7/5387 , H02M2001/0012
Abstract: 본발명은전력제어구동장치및 그방법에관한것이다. 본발명의전력제어구동장치는정현파신호발생부, 상기정현파신호발생부로부터입력된정현파를멀티비트제어신호로변환하는제어신호변환부및 상기제어신호변환부로부터입력된멀티비트제어신호에의해변화되는전압을출력하는 3상인버터회로를포함하며, 상기제어신호변환부는아날로그정현파를디지털신호로변환하는멀티비트시그마-델타변조기를포함하고, 상기 3상인버터회로는상기제어신호변환부로부터입력된멀티비트제어신호에의해온-오프상태가변화되는복수개의스위치부를포함한다. 따라서본 발명의전력제어구동장치및 그방법은감소된출력잡음을가지는전력제어를가능하게할 것이다.
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公开(公告)号：KR101753738B1
公开(公告)日：2017-07-07
申请号：KR1020110095886
申请日：2011-09-22
Applicant: 한국전자통신연구원
IPC: H03M1/12
Abstract: 아날로그디지털변환기는표본화된아날로그입력신호와기준신호간의비교결과를출력하고, 전력제어신호에응답하여전력공급동작을제어하는전처리증폭기, 비교결과에근거하여디지털신호를생성하는디지털신호처리기, 전처리증폭기의동작을제어하기위한증폭기동작클럭신호를생성하는전력제어기, 및증폭기동작클럭신호의하강에지의개수를카운팅하고, 카운팅된하강에지의개수에따라전처리증폭기의전력차단시점을검출하는카운터를포함하고, 전력제어기는카운터의전력차단시점의검출에응답하여전처리증폭기로공급되는전력을차단하기위한전력제어신호를생성한다.
Abstract translation: 模拟 - 数字转换器采样的模拟输入信号和用于输出信号之间的比较结果的参考数字信号处理器，预处理放大器，并生成基于该前置放大器，用于响应于所述功率控制信号控制所述电源的操作的比较结果的数字信号 以及计数器，用于计数放大器操作时钟信号的下降沿的数量，并根据计数的下降沿数量检测预处理放大器的电源切断时间 并且功率控制器响应于检测到计数器的功率切断定时而生成功率控制信号，用于切断提供给预处理放大器的功率。
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公开(公告)号：KR101739911B1
公开(公告)日：2017-05-26
申请号：KR1020110036187
申请日：2011-04-19
Applicant: 한국전자통신연구원
IPC: H02P6/10
Abstract: 아날로그연산에의해역기전력을계산하는전처리부를구비한전동기제어장치가제공된다. 그러한전동기제어장치는오프셋보상부및 역기전력계측부를포함할수 있다. 오프셋보상부는전동기로부터 3상전류신호를수신하고, 그것의오프셋을보상한다. 역기전력계측부는상기보상된전류신호및 전동기로부터의 3상전압신호를수신하고, 아날로그연산에의해상기수신된전류신호및 전압신호에대응하는역기전력을계산하여제공한다.
Abstract translation: 提供了一种电动机控制装置，其包括用于通过模拟计算来计算反电动势的预处理部分。 这种电动机控制设备可以包括偏移补偿部分和反电动势测量部分。 偏移补偿部分接收来自电机的三相电流信号并补偿其偏移。 反电动势测量单元从电机接收补偿电流信号和三相电压信号，并通过模拟计算来计算并提供与接收的电流信号和电压信号相对应的反电动势。
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公开(公告)号：KR101685011B1
公开(公告)日：2016-12-14
申请号：KR1020100125775
申请日：2010-12-09
Applicant: 한국전자통신연구원
Abstract: 본발명에따른파이프라인아날로그디지털변환기는디지털출력의정정구간과비정정구간을구분하기위한논리회로의복잡도를개선하는디지털정정회로를구비한다. 본발명에따른파이프라인아날로그디지털변환기는, 데이터에러정정시이진쉬프트시켜논리교정동작을간단하게수행함으로써, 해상도가증가하더라도논리회로의복잡도를낮추고구현면적을감소시킬수 있다.
Abstract translation: 流水线模数转换器包括数字校正电路，其被配置为提高用于划分校正周期和数字输出的无校正周期的逻辑电路的复杂度。 流水线模数转换器在数据纠错时通过二进制移位执行逻辑校正操作。 因此，虽然分辨率增加，但是可以降低逻辑电路的复杂性和面积。
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