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公开(公告)号：KR101803384B1
公开(公告)日：2017-11-30
申请号：KR1020110026346
申请日：2011-03-24
Applicant: 한국전자통신연구원
Abstract: 본발명은센서리스비엘디씨모터시스템에관한것이다. 본발명의센서리스비엘디씨모터시스템은제 1 내지제 3 코일들을포함하는비엘디씨모터, 특정코일의전압과중성점전압을비교하는비교기, 특정코일의전압과상기중성점전압이같아지고특정시간후에제 1 및제 2 코일제어신호들을발생하는모터제어기, 제 1 및제 2 코일제어신호들에응답하여특정코일에전원전압또는접지전압을공급하거나특정코일을플로팅하는 3상인버터, 그리고특정시간을조절하여비엘디씨모터의구동방식을선택하는모드선택기로구성된다.
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公开(公告)号：KR101224102B1
公开(公告)日：2013-01-21
申请号：KR1020090106571
申请日：2009-11-05
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0836 , H03M1/168
Abstract: 본 발명에 따른 파이프라인 ADC는 전단 SHA(Sample-and-Hold Amplifier)를 사용하지 않는 구조의 파이프라인 ADC에 관한 것으로, 전단 SHA를 제거함에 따라 발생하는 제1 서브 레인징 ADC에서의 플래시 ADC와 MDAC간의 샘플링 오차를 최소화하기 위하여, 상기 플래시 ADC에 포함된 전처리 증폭기의 지연 시간을 계산하여 상기 플래시 ADC가 상기 MDAC 보다 지연 시간 만큼 지연된 시점에서 아날로그 입력 신호를 샘플링하도록 함으로써, 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 것을 특징으로 한다. 따라서 본 발명에 따른 파이프라인 ADC는 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있으므로 칩 면적 및 전력 소모를 감소시킬 수 있다.
파이프라인, ADC, SHA, 샘플링 오차, 플래시 ADC, MDAC-
公开(公告)号：KR101182402B1
公开(公告)日：2012-09-13
申请号：KR1020080115053
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/0607 , H03M1/468 , H03M1/804
Abstract: 본 발명에 따른 순차 접근 아날로그 디지털 변환기는 비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 제1 변환부, 상기 변환부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 상기 비교기의 하이 또는 로우 출력 중 상기 보정 커패시터의 출력에 따라 상기 비트 커패시터의 출력을 보정하는 보정부를 포함한다. 따라서, LSB와 동일한 크기의 커패시턴스를 가지는 두 개의 비트를 두어 디지털 출력 에러가 발생하였을 경우 이를 보정할 수 있도록 하여 신호 변환기의 동적 동작 영역을 증가시키고, 출력된 신호의 잡음비를 개선된다.
순차 접근 아날로그-디지털 변환, 에러 보정-
公开(公告)号：KR1020120027829A
公开(公告)日：2012-03-22
申请号：KR1020100089624
申请日：2010-09-13
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: PURPOSE: An analog digital converter is provided to secure a fast operating characteristic by performing analog digital conversion by using a sequential access ADC(Analog Digital Converter) and a flash ADC. CONSTITUTION: A flash ADC(110) acts as a sub ADC. The flash ADC acts in response to a flash control signal received from a controller(140). A sequential access ADC(120) acts in response to an input sampling control signal and sequential access control signal received from the controller. A reference voltage generating circuit(130) is electrically connected to the flash ADC and the sequential access ADC. The reference voltage generating circuit is formed to offer a common voltage to the sequential access ADC.
Abstract translation: 目的：提供模拟数字转换器，通过使用顺序存取ADC（模拟数字转换器）和闪存ADC进行模拟数字转换来确保快速工作特性。 构成：闪存ADC（110）充当子ADC。 闪光ADC响应于从控制器（140）接收的闪光控制信号而起作用。 顺序访问ADC（120）响应于从控制器接收的输入采样控制信号和顺序存取控制信号而起作用。 参考电压产生电路（130）电连接到闪存ADC和顺序存取ADC。 基准电压产生电路形成为向顺序存取ADC提供公共电压。
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公开(公告)号：KR1020110104178A
公开(公告)日：2011-09-22
申请号：KR1020100023159
申请日：2010-03-16
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0678 , H03M1/0682 , H03M1/468
Abstract: 본 발명의 실시예에 따른 순차 접근 아날로그 디지털 변환기는 보정 캐패시터열과 비트 수효보다 2
n-1 개 적은 수의 비트 캐패시터열을 포함하는 제1 변환부; 상기 제1 변환부와 차동으로 동작하는 제2 변환부; 상기 제1 변환부 및 상기 제2 변환부의 출력 전압에 따라 각 캐패시터에 대한 하이 또는 로우 레벨의 전압을 출력하는 비교기; 상기 비교기의 출력 전압을 수신하여 디지털 신호로 변환하는 SAR 로직부; 및 상기 SAR 로직부에 의해 변환된 디지털 신호를 수신하고, 수신된 디지털 신호 중 상기 보정 캐패시터열에 대한 보정 디지털 신호를 이용하여 상기 비트 캐패시터열에 대한 디지털 신호를 보정하는 보정 로직부를 포함하고, 입력 아날로그 신호의 샘플링 후 상기 제1 변환열과 상기 제2 변환열의 출력을 각각 상기 비교기의 입력단에 연결하여, 상기 비교기의 출력 전압에 따라 MSB에 해당하는 디지털 값을 결정한다.-
Patent Agency Ranking
公开(公告)号：KR101801199B1
公开(公告)日：2017-11-24
申请号：KR1020110073670
申请日：2011-07-25
Applicant: 한국전자통신연구원
CPC classification number: H03K4/501
Abstract: 본발명에따른삼각파발생장치는클럭단자를통해입력되는클럭신호의제 1 천이에응답하여출력단자를통해로우레벨에서하이레벨로상승하는제 1 신호를출력하고, 리셋단자를통해입력되는리셋신호에응답하여상기제 1 신호를하이레벨에서로우레벨로천이시켜상기출력단자를통해구형파신호를출력하는구형파신호발생부, 상기출력단자의신호를입력받고, 입력된신호의전압레벨을조절하는저항부, 및상기저항부의출력신호를입력받고, 로우레벨에서하이레벨로소정의기울기를갖고상승하는제 2 신호를발생하고, 상기제 2 신호로부터발생된상기리셋신호를상기구형파신호발생부로제공하고, 상기제 2 신호를하이레벨에서로우레벨로소정의기울기를갖고하강시켜삼각파신호를출력하는커패시터부를포함한다.
Abstract translation: 根据本发明的三角波发生器响应于通过时钟端输入的时钟信号的第一转变，输出通过输出端从低电平升高到高电平的第一信号， 一种方波信号发生器，用于响应于来自输出端的信号通过将第一信号从高电平移位到低电平而通过输出端产生方波信号， 并且电阻单元的输出信号产生以预定斜率从低电平升高到高电平的第二信号，并且将从第二信号产生的复位信号提供给方波信号发生器 ，用于以预定斜率将第二信号从高电平降低到低电平以输出三角波信号的电容器 Lt。
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公开(公告)号：KR101419804B1
公开(公告)日：2014-07-17
申请号：KR1020100089624
申请日：2010-09-13
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: 본 발명은 저전력을 소비하면서 빠른 동작 특성을 보장하는 ADC 장치를 제공한다. 본 발명의 실시 예에 따른 아날로그 디지털 변환 장치는 제 1 및 제 2 기준 전압들을 이용하여 아날로그 신호를 제 1 디지털 신호로 변환하는 서브 아날로그 디지털 변환기; 및 복수의 비트 열들을 포함하고, 제 1 및 제 2 기준 전압들을 이용해 아날로그 신호를 제 2 디지털 신호로 변환하는 순차 접근 아날로그 디지털 변환기(Successive Approximation ADC)를 포함한다. 이때, 순차 접근 아날로그 디지털 변환기는 제 1 디지털 신호를 수신하고, 제 1 디지털 신호에 기반하여 복수의 비트 열들에 제 1 및 제 2 기준 전압들 중 하나를 인가한 상태에서, 제 2 디지털 신호를 변환하도록 구성된다.
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公开(公告)号：KR1020140032590A
公开(公告)日：2014-03-17
申请号：KR1020120098922
申请日：2012-09-06
Applicant: 한국전자통신연구원
CPC classification number: H03L7/07 , H03K2005/00065 , H03L7/0812
Abstract: A delay time control circuit according to an embodiment of the present invention comprises a delay-locked loop which generates a second clock signal, which is delayed for a predetermined time, in response to a first clock signal; a plurality of delay circuits which receive the first and second clock signals and output third and fourth clock signals in response to first and second digital control signals; and a feedback control unit which detects delay time by referring to the third and fourth clock signals and generates the first and second digital control signals to compensate for the detected delay time. [Reference numerals] (100) Delay-locked loop; (300) Feedback control unit; (AA) Delay circuit 1; (BB) Delay circuit n
Abstract translation: 根据本发明实施例的延迟时间控制电路包括响应于第一时钟信号产生被延迟预定时间的第二时钟信号的延迟锁定环路; 多个延迟电路，其响应于第一和第二数字控制信号接收第一和第二时钟信号并输出第三和第四时钟信号; 以及反馈控制单元，其通过参考第三和第四时钟信号来检测延迟时间，并产生第一和第二数字控制信号以补偿检测到的延迟时间。 （附图标记）（100）延迟锁定回路; （300）反馈控制单元; （AA）延迟电路1; （BB）延迟电路n
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公开(公告)号：KR1020140008713A
公开(公告)日：2014-01-22
申请号：KR1020120075614
申请日：2012-07-11
Applicant: 한국전자통신연구원
Inventor： 남재원
IPC: H03M1/12
CPC classification number: H03M1/144 , H03M1/123 , H03M1/129 , H03M1/145 , H03M1/365 , H03M1/38 , H03M1/46
Abstract: An analog to digital converting device comprises a reference voltage generation circuit for outputting a first and a second reference voltage; a voltage reducer for reducing the size of the first and the second reference voltage received from the reference voltage generation circuit and the size of the voltage of an analog input signal; a flash analog to digital converter for converting the analog input signal, whose voltage is reduced, into a first digital signal by considering the first and the second reference voltage, which is reduced; and, further, a sequential access analog to digital converter for converting the analog input signal into a second digital signal according to a sequential access operation by considering the first digital signal, and the first and the second reference voltage. [Reference numerals] (110) Voltage reducer; (120) Flash ADC; (130) Sequential access ADC; (140) Reference voltage generation circuit; (150) Controller
Abstract translation: 模数转换装置包括用于输出第一和第二参考电压的参考电压产生电路; 用于减小从参考电压产生电路接收的第一和第二参考电压的大小以及模拟输入信号的电压的大小的电压减小器; 闪光模数转换器，用于通过考虑减小的第一和第二参考电压将其电压降低的模拟输入信号转换成第一数字信号; 以及另外，顺序访问模数转换器，用于通过考虑第一数字信号以及第一和第二参考电压，根据顺序存取操作将模拟输入信号转换成第二数字信号。 （附图标记）（110）减压器; （120）闪存ADC; （130）顺序访问ADC; （140）参考电压发生电路; （150）控制器
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公开(公告)号：KR1020130032154A
公开(公告)日：2013-04-01
申请号：KR1020110095886
申请日：2011-09-22
Applicant: 한국전자통신연구원
IPC: H03M1/12
Abstract: PURPOSE: An AD converter and a power saving method thereof are provided to reduce the power electricity through an operation control of a preprocess amplifier. CONSTITUTION: An AD converter(100) comprises a clock signal generator(110), a power controller(120), a preprocess amplifier(130), a digital signal processor(140), and a counter(150). The preprocess amplifier compares a comparison result between a standardized analog input signal and a reference signal, responses to a power control signal and controls a power supply operation. The digital signal processor generates a digital signal based on the comparison result. The power controller generates an amplifier operation clock signal in order to control an operation of the preprocess amplifier. The counter counts the number of drop edges of the amplifier operation clock signal and detects a power electricity blockage point according to the counted number of drop edge. [Reference numerals] (110) Clock signal generator; (120) Power controller; (130) Preprocess amplifier; (140) Digital signal processor; (141) Asynchronous clock generator; (142) Asynchronous latch unit; (150) Counter; (AA) Sampled analog signal(SIG); (BB) Reference signal(REF); (CC) Digital signal(Do);
Abstract translation: 目的：提供AD转换器及其省电方法，以通过预处理放大器的操作控制来减少功率电力。 构成：AD转换器（100）包括时钟信号发生器（110），功率控制器（120），预处理放大器（130），数字信号处理器（140）和计数器（150）。 预处理放大器比较标准化模拟输入信号和参考信号之间的比较结果，对功率控制信号的响应并控制电源操作。 数字信号处理器根据比较结果生成数字信号。 功率控制器产生放大器操作时钟信号，以便控制预处理放大器的操作。 计数器对放大器工作时钟信号的下降沿数进行计数，并根据计数的下降沿检测电力阻塞点。 （附图标记）（110）时钟信号发生器; （120）电源控制器; （130）预处理放大器; （140）数字信号处理器; （141）异步时钟发生器; （142）异步锁存单元; （150）柜台; （AA）采样模拟信号（SIG）; （BB）参考信号（REF）; （CC）数字信号（Do）;
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