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公开(公告)号：KR1020170099031A
公开(公告)日：2017-08-31
申请号：KR1020160020732
申请日：2016-02-22
Applicant: 한국전자통신연구원
IPC: H03K19/003 , H03K19/0185 , H04L25/02
CPC classification number: H03K5/04 , G11C29/023 , G11C29/028 , H03K17/08142 , H03K17/687 , H03K2217/0063 , H03K2217/0072
Abstract: 본발명의실시예에따른차동드라이버회로는제 1 드라이버, 제 2 드라이버, 제 1 축전기, 제 2 축전기, 과도구간전압합산회로, 그리고과도구간비대칭보상회로를포함할수 있다. 제 1 드라이버는제 1 구동신호에따라제 1 패드를제 1 전압으로구동할수 있다. 제 2 드라이버는제 2 구동신호에따라제 2 패드를제 2 전압으로구동할수 있다. 제 1 축전기는제 1 및제 2 패드의전압이변화하는과도구간에서, 제 1 패드의전압변화를일단으로제공받아타 단으로전달할수 있다. 제 2 축전기는과도구간에서제 2 패드의전압변화를일단으로제공받아타 단으로전달할수 있다. 과도구간전압합산회로는제 1 및제 2 축전기를통해각각전달된전압을합산할수 있다. 과도구간비대칭보상회로는과도구간전압합산회로의합산된전압에따라제 1 및제 2 구동신호중 적어도하나의슬로프(Slope)를조절하여과도구간에서의제 1 및제 2 드라이버의슬루율비대칭을보정할수 있다.
Abstract translation: 根据本发明可以包含一个第一驱动器，第二驱动器，第一电容器，第二电容器，所述电压瞬变间隔求和电路，与瞬态期间非对称补偿电路的一个实施例的差分驱动电路。 响应于第一驱动信号，第一驱动器可以将第一焊盘驱动到第一电压。 第二驱动器可以根据第二驱动信号将第二焊盘驱动到第二电压。 第一电容器具有第一mitje过渡周期，其中所述第二焊盘变化的电压时，提供接收第一焊盘的电压变化作为一个可通到另一端。 第二电容器可以在瞬态期间接收第二焊盘的电压变化并将其传递到另一端。 瞬态电压求和电路可以对通过第一和第二电容器传递的电压进行求和。 过渡间隔的不对称性补偿电路可以是第一mitje第二驱动sinhojung通过调节基于所述过渡期间的电压求和电路的相加的电压斜率（斜率）eseoui过渡间隔中第一mitje第二驱动器校正所述至少一个压摆率的不对称性。
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公开(公告)号：KR101309837B1
公开(公告)日：2013-09-23
申请号：KR1020100023159
申请日：2010-03-16
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0678 , H03M1/0682 , H03M1/468
Abstract: 본 발명의 실시예에 따른 순차 접근 아날로그 디지털 변환기는 보정 캐패시터열과 비트 수효보다 2
n-1 개 적은 수의 비트 캐패시터열을 포함하는 제1 변환부; 상기 제1 변환부와 차동으로 동작하는 제2 변환부; 상기 제1 변환부 및 상기 제2 변환부의 출력 전압에 따라 각 캐패시터에 대한 하이 또는 로우 레벨의 전압을 출력하는 비교기; 상기 비교기의 출력 전압을 수신하여 디지털 신호로 변환하는 SAR 로직부; 및 상기 SAR 로직부에 의해 변환된 디지털 신호를 수신하고, 수신된 디지털 신호 중 상기 보정 캐패시터열에 대한 보정 디지털 신호를 이용하여 상기 비트 캐패시터열에 대한 디지털 신호를 보정하는 보정 로직부를 포함하고, 입력 아날로그 신호의 샘플링 후 상기 제1 변환열과 상기 제2 변환열의 출력을 각각 상기 비교기의 입력단에 연결하여, 상기 비교기의 출력 전압에 따라 MSB에 해당하는 디지털 값을 결정한다.-
公开(公告)号：KR101258877B1
公开(公告)日：2013-04-29
申请号：KR1020090115184
申请日：2009-11-26
Applicant: 한국전자통신연구원
Inventor： 전영득
IPC: G05F1/10
Abstract: 본 발명에 따른 클럭 검출기는 입력 클럭의 주파수에 상응하는 디지털 코드를 출력하며, 본 발명에 따른 바이어스 전류 조절 회로는 상기 클럭 검출기로부터 출력되는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절한다. 따라서, 본 발명에 따른 클럭 검출기와 바이어스 전류 조절 회로를 이용하면, 입력 클럭의 주파수에 상응하는 디지털 코드에 따라 아날로그 회로에 공급되는 바이어스 전류를 조절하여 아날로그 회로의 전력 소모를 최소화할 수 있다.
클럭 검출, 시간-전압 변환, 전류원, 아날로그-디지털 변환-
公开(公告)号：KR101140349B1
公开(公告)日：2012-05-03
申请号：KR1020080090653
申请日：2008-09-16
Applicant: 한국전자통신연구원
Abstract: 본 발명에 따른 다단 연속 근사 레지스터 아날로그 디지털 변환기(Successive Approximation Register Analog Digital Converter)는 파이프라인 ADC와 유사한 수십 내지 수백 MHz 의 동작 속도를 유지하면서도 칩 면적과 전력소모를 줄일 수 있는 것을 특징으로 한다. 또한, 본 발명에 따른 아날로그 디지털 변환 방법은 다단으로 연결된 각 SAR ADC에서 동시 다발적으로 아날로그 디지털 변환이 이루어지므로, 아날로그 디지털 변환 시간을 줄일 수 있는 것을 특징으로 한다.
ADC, SAR(Successive Approximation Register), pipeline ADC-
Patent Agency Ranking6.发明公开의사 차동 병합 커패시터 스위칭 디지털-아날로그 변환기 有权DAC（数字 - 模拟转换器）具有PSEUDO-DIFFERENTIAL MERGED-CAPACITOR SWITCHING METHOD
公开(公告)号：KR1020110015113A
公开(公告)日：2011-02-15
申请号：KR1020090072660
申请日：2009-08-07
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A pseudo-differential integrated capacitor switching digital-analog converter(DAC) is provided to maximize the capacitance of a capacitor unit by reducing the number of capacitors. CONSTITUTION: A sequential access DAC includes a positive DAC(200), a negative DAC(100), a comparator(300), and a logic part(400). The structures of the negative DAC and the positive DAC are identical. The negative DAC and the positive DAC respectively includes four bits, one coupling capacitor, and four switching elements. A bit capacitor is in connection with the input terminal of the comparator.
Abstract translation: 目的：提供一个伪差分集成电容切换数模转换器（DAC），通过减少电容器的数量来最大化电容器单元的电容。 构成：顺序访问DAC包括正DAC（200），负DAC（100），比较器（300）和逻辑部分（400）。 负DAC和正DAC的结构是相同的。 负DAC和正DAC分别包括四位，一个耦合电容和四个开关元件。 一个位电容与比较器的输入端相连。
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公开(公告)号：KR100981732B1
公开(公告)日：2010-09-13
申请号：KR1020080085999
申请日：2008-09-01
Applicant: 한국전자통신연구원
IPC: G05F3/24
CPC classification number: G05F3/30
Abstract: 본 발명은 밴드갭 기준전압 발생기에 관한 것으로, 제1, 2 바이폴라 트랜지스터에 제4, 5 NMOS 트랜지스터를 병렬로 각각 연결하여 절대온도에 반비례하는 CTAT(Complementary To Absolute temperature) 전압이 상기 제5 NMOS 트랜지스터의 문턱전압 만큼 감소되도록 한 것을 특징으로 한다. 따라서, 본 발명에 따르면, 절대온도에 비례하는 PTAT(Proportional To Absolute Temperature) 전압의 온도 계수에 대한 가중치값이 감소되어 제로의 온도 계수를 위한 저항비를 1/2 정도로 줄일 수 있으므로 밴드갭 기준전압 발생기의 소형화를 도모할 수 있다. 또한, 상기 제1, 2 바이폴라 트랜지스터에 병렬로 각각 연결된 제2, 3 저항에 의해 1V 이하의 안정된 기준전압을 제공할 수 있다.
저전압, 기준전압, 트랜지스터, 저항, 온도 계수, 가중치-
公开(公告)号：KR1020100056076A
公开(公告)日：2010-05-27
申请号：KR1020080115053
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/0607 , H03M1/468 , H03M1/804
Abstract: PURPOSE: A successive approximation AD converter is provided to correct digital output errors, increase the region of the dynamic operation of a signal converter, and improve the noise ratio of outputted signals by including two bits with the same size of capacitance as LSB(Least Significant Bit). CONSTITUTION: A first converting column(100) includes a plurality of capacitors and is connected to a first input terminal of a comparator(200). A second converting column(150) has the same configuration as the first converting column. 8 capacitors are connected to the second input terminal of the comparator. The comparator outputs a high or low output voltage to an SAR(Successive Approximation Register) logic unit of a controller(300) according to the differential voltage between the voltage of the first input terminal and the voltage of the second input terminal. The controller sets the digital signal to high or low level to control the switch of the capacitor and provides the set signal to the switch.
Abstract translation: 目的：提供逐次逼近AD转换器来校正数字输出误差，增加信号转换器的动态工作区域，并通过包含与LSB相同尺寸的两个位来提高输出信号的噪声比（最低有效值 位）。 构成：第一转换列（100）包括多个电容器，并连接到比较器（200）的第一输入端。 第二转化柱（150）具有与第一转化柱相同的构造。 8个电容器连接到比较器的第二个输入端。 比较器根据第一输入端子的电压与第二输入端子的电压之间的差分电压向控制器（300）的SAR（逐次近似寄存器）逻辑单元输出高或低的输出电压。 控制器将数字信号设置为高电平或低电平，以控制电容器的开关，并将设置信号提供给开关。
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公开(公告)号：KR1020080051676A
公开(公告)日：2008-06-11
申请号：KR1020060123205
申请日：2006-12-06
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/0678 , H03M1/162
Abstract: An algorithmic analog-to-digital converter is provided to minimize linearity restriction derived from a capacitor mismatch by adding two digital signals outputted through two different capacitors when one analog signal is inputted. An algorithmic analog-to-digital converter includes an SHA(Sample-and-Hold Amplifier)(10) sampling and holding an inputted analog voltage. Two flash ADCs(30) converts one inputted analog signal to two digital signals(n1,n2) through two different capacitor and outputs two digital signals. One MDAC(Multiplying Digital-to-Analog Converter)(50) amplifies a difference between an outputted voltage of the SHA and a reference voltage through two different capacitor according to the digital signal outputted from the flash ADC and outputs to the flash ADC again. A continuous multi-phase clock generating circuit(60) differentially outputs an operation clock frequency according to a required resolution.
Abstract translation: 提供了一种算法模数转换器，通过在输入一个模拟信号时，通过增加通过两个不同电容器输出的两个数字信号来最小化从电容器失配导致的线性限制。 算法模数转换器包括采样和保持输入的模拟电压的SHA（采样保持放大器）（10）。 两个闪存ADC（30）通过两个不同的电容将一个输入的模拟信号转换为两个数字信号（n1，n2），并输出两个数字信号。 一个MDAC（乘法数模转换器）（50）根据从闪存ADC输出的数字信号，通过两个不同的电容放大SHA的输出电压和参考电压之间的差值，并再次输出到闪存ADC。 连续多相时钟发生电路（60）根据所需的分辨率差分地输出工作时钟频率。
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