公开(公告)号：KR1019990042069A

公开(公告)日：1999-06-15

申请号：KR1019970062772

申请日：1997-11-25

Applicant: 한국전자통신연구원

Inventor： 한동원 ,  민병기 ,  황승구 ,  박치항

IPC: H04N7/14

Abstract: 본 발명은 데스크 탑 영상회의 시스템의 휴대형 영상회의 단말에서 영상신호를 처리하기 위한 영상신호의 직접 제어방법 및 그 장치에 관한 것으로서, 영상회의 단말에서 영상신호를 처리하는 하드웨어들간의 입/출력 신호를 사용하여 직접 영상신호를 제어하고, 영상과 그래픽을 동시에 화면에 출력시키는 휴대형 영상회의 단말의 영상신호 직접 제어방법 및 장치를 제공함으로써, 영상 입력 신호 처리 과정과 영상 출력 신호 처리 과정에서 소요되는 하드웨어와 소프트웨어를 최소화시켜, 종래의 데스크 탑 영상회의 시스템에 대한 비용 부담을 줄일 수 있고, 영상신호의 원격지 직접 전송 방법을 통해 휴대형 영상회의 단말을 위한 최적 구조를 가질 수 있으며, 여러 사용자가 동시에 원격 영상회의를 할 수 있는 다자간 영상회의 시스템 및 영상과 그� ��픽을 사용한 원격 공동 작업 응용에 활용 할 수 있는 효과가 있다.

公开(公告)号：KR100198788B1

公开(公告)日：1999-06-15

申请号：KR1019960063149

申请日：1996-12-09

Applicant: 한국전자통신연구원

Inventor： 최장식 ,  김상범 ,  민병기 ,  황승구

IPC: H03M7/30

CPC classification number: H03M7/3044 ,  G06T9/005 ,  H04B14/06 ,  H04N19/60

Abstract: 영상 코덱 표준(JPEG, H.261, H.263, MPEG-1, MPEG-2)은 영상 압축 및 복원을 위해 여러 다양한 기능들을 포함하고 있다. 그 기능들로는 이산 여현 변환(DCT), 양자화(Quantization), RLCD, VLCD, ME등이 표준에 따라 채택되고 있다.
종래의 양자화/역양자화 회로는 원하는 한 표준에만 맞게끔 설계되어 있어, 한 표준에 사용된 양자화/역양자화 회로는 다른 표준에서 곧바로 사용할 수 없는 문제를 가지고 있었다.
따라서, 본 발명에서는 앞서 언급한 모든 영상 코덱 표준에 모두 사용할 수 있도록 표준 간의 차이 및 요구되어지는 기능들에 관련하여, 모든 영상 코덱 표준에서 사용 가능한 양자화/역양자화 회로로서 하나의 회로를 사용, 부호화시 양자화, 복호화시 역양자화, 그리고 복구(RECONSTRUCTION) 모드를 모두 지원할 수 있는 양자화/역양자화 회로에 관해 개시 된다.

公开(公告)号：KR100147330B1

公开(公告)日：1998-09-15

申请号：KR1019940035743

申请日：1994-12-21

Applicant: 한국전자통신연구원

Inventor： 김양훈 ,  임종석 ,  민병기 ,  안치득 ,  김진웅

IPC: G06T11/00

Abstract: 본 발명은 정수 화소 단위의 블록 움직임을 예측할 때 요구되는 방대한 계산량을 효과적으로 절감하는 동시에 만족할 만한 성능을 제공할 수 있는 부분 표본화 방식과 교대적 패턴블록을 이용한 전역 검색 방법에 관한 것으로, 기준영상(RP)의 후보검색지역(CSR) 및 현재영상(CP)을 서브영역으로 분할하여 구성된 서브블록내의 각 화소들에 대해 소정의 라벨을 부여하는 제1단계; 상기 서브블록에 일대일 대응하는 패턴블록을 선택하여 상기 패턴블록과의 유사성을 계산하고, 이미 계산된 후보위치의 유사성과 비교하여 각 패턴블록에 가장 유사한 상기 서브블록내의 모든 후보위치들을 선정하는 제2단계; 및 상기 패턴블록에 가장 유사한 후보위치에 해당하는 후보 움직임벡터를 상기 후보검색지역에서 선택하여 현재영상 블록과의 유사성을 계산하고, 이미 계산된 후보 움직임벡터 위치와의 유사성과 비교하여 가장 유사한 후보 움직임벡터 결과를 출력하는 제3단계를 포함하는 것을 특징으로 하여 움직임 예측 성능은 종래의 전역 검색 방법과 유사하지만 1/16의 화소를 이용해 후보 움직임벡터를 계산하므로써 계산량을 약 1/16로 현저히 줄일 수 있는 탁월한 효과가 있다.

公开(公告)号：KR100096233B1

公开(公告)日：1996-02-27

申请号：KR1019930029634

申请日：1993-12-24

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  민병기 ,  최장식 ,  황승구

IPC: G11C7/00

公开(公告)号：KR1019940015787A

公开(公告)日：1994-07-21

申请号：KR1019920026634

申请日：1992-12-30

Applicant: 한국전자통신연구원

Inventor： 김기철 ,  민병기

IPC: G06F17/00

Abstract: 본 발명은 실시간에 영상신호를 주파수신호로 변환할 수 있는 Discrete Cosine Transform회로를 효율적으로 구현할 수 있는 방법을 제시한다.
본 발명은 분산산술처리(Distributed Arithmetic)방식을 이용하여 Discrete Cosine Transform을 구현하는데 있어, 기존의 방법보다 RAC(ROM and Accumulator in Cascade)의 수를 줄이고 ROM(Read Only memory)의 크기를 줄임으로서 보다 경제적으로 Discrete Cosine Transform회로를 구현할 수 있게 한다.

公开(公告)号：KR100352371B1

公开(公告)日：2002-09-11

申请号：KR1019990020620

申请日：1999-06-04

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  최장식 ,  김기현 ,  민병기 ,  황승구

IPC: H04N7/01

Abstract: 본발명은디지털영상처리장치에관한것으로, 특히영상압축/복원코덱프로세서의영상을디스플레이할 수있도록하는영상확대디스플레이를위한라인버퍼및 그제어방법을제공하는데 그목적이있다. 본발명에따르면, DMA 데이터버스에실린데이터를입력받아출력하기위한 DMA 인터페이스; 상기 DMA 인터페이스에서입력된데이터를일시저장하고있으며, 쓰기제어신호에따라저장하고있는데이터를출력하기위한입력버퍼; 쓰기제어신호에따라상기입력버퍼에서입력되는데이터를쓰기어드레스에쓰기동작을수행하고, 읽기제어신호에따라읽기어드레스에저장되어있는데이터를읽어출력하기위한라인메모리; 제어신호에따라읽기어드레스와쓰기어드레스를번갈아상기라인메모리에인가할 수있도록하기위한멀티플렉서; 제어신호에따라읽기어드레스를상기라인메모리에출력하기위한읽기어드레스발생기; 제어신호에따라쓰기어드레스를상기라인메모리에출력하기위한쓰기어드레스발생기; 및상기입력버퍼에쓰기제어신호를발생시키고, 상기읽기어드레스발생기와상기쓰기어드레스발생기에어드레스발생제어신호를발생시키며, 상기라인메모리에쓰기읽기제어신호를발생시키기위한라인버퍼제어기를포함하여이루어진라인버퍼장치가제공된다.

公开(公告)号：KR100296704B1

公开(公告)日：2001-08-07

申请号：KR1019970065675

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 한동원 ,  민병기 ,  황승구

IPC: G06F17/30

Abstract: PURPOSE: A multimedia computer based on a network and a method for controlling a variable structure using the same are provided to transmit, store, and control multimedia data by connecting individual multi media hardware devices to a large-sized capacity storage as a hard disk on a high-speed network and to enhance a processing performance of a system by connecting additional hardware devices to the network at any time. CONSTITUTION: A main module(10) comprises the Strong ARM RISC processor of the digital company which is a low-power and high performance central processor(10.1), a high speed network connection device(10.2), and a memory(10.3). A video module(11) comprises the ARM 7500 RISK processor which is a low-power central processor(11.1), a high speed network connection device(11.2), a video controller(11.3), and a camera(11.4). A graphic module(13) comprises a low-power central processor(12.1), a high speed network connection device(12.2), a graphic controller(12.3), and a monitor(12.4). An audio module(13) comprises a low-power central processor(13.1), a high speed network connection device(13.2), an audio controller(13.3), a mike(13.4), and a speaker(13.5). Each module uses a low-power central processor and a high speed network connection device being operated in a power of 3.3 volt commonly. Each module is connected to a high speed network through a built-in high speed network connection device.

公开(公告)号：KR1020010063800A

公开(公告)日：2001-07-09

申请号：KR1019990061894

申请日：1999-12-24

Applicant: 한국전자통신연구원

Inventor： 문영수 ,  이경헌 ,  민병기

IPC: G06F15/02

Abstract: PURPOSE: An integrated operator for motion estimation is provided to decrease the number of hardwares and power consumption by processing various calculations of a motion estimation process in one device. CONSTITUTION: The first input terminal inputs the first pixel value. The second input terminal inputs the second pixel value. The third input terminal inputs a discriminated signal of a subtracting calculation and an adding calculation. The fourth input terminal inputs an input carry for a rounding calculation in reverse pixel motion estimation. A logical OR calculating unit(12) calculates the value inputted from the third input terminal and the value inputted from the fourth input terminal. The first exclusive-OR calculating unit(11) calculates the second pixel value inputted from the second input terminal and the value inputted from the third input terminal. The first adding unit(13) adds the first pixel value to the calculation result of the logical OR calculating unit and the calculation result of the first exclusive-OR calculating unit. The first logical AND calculating unit(15) calculates the reverse value of the output of the first adding unit and the signal inputted from the third input terminal. The second exclusive-OR calculating unit(16) calculates the calculation result of the first adding unit and the calculation result of the first logical AND calculating unit. A register(17) receives the calculation result of the second exclusive-OR calculating unit. The second logical AND calculating unit(14) calculates the reverse value of the input of the third input terminal and the calculation result of the first adding unit and applies the result to the most significant bit of the register. The first output terminal outputs the information of the register. The second adding unit(18) calculates data inputted from the fifth input terminal, the register and the first logical AND calculating unit, respectively. The output terminal outputs the calculation result of the second adding unit and transmits the result to the fifth input terminal.

Abstract translation: 目的：提供用于运动估计的综合运算器，通过处理一个设备中的运动估计过程的各种计算来减少硬件数量和功耗。 构成：第一个输入端输入第一个像素值。 第二输入端输入第二像素值。 第三输入端输入减法运算和加法运算的鉴别信号。 第四输入端输入反向像素运动估计中的舍入计算的输入进位。 逻辑或运算单元（12）计算从第三输入端输入的值和从第四输入端输入的值。 第一异或运算单元（11）计算从第二输入端子输入的第二像素值和从第三输入端子输入的值。 第一添加单元（13）将第一像素值与逻辑或计算单元的计算结果和第一异或运算单元的计算结果相加。 第一逻辑与计算单元（15）计算第一加法单元的输出和从第三输入端输入的信号的反向值。 第二异或计算单元（16）计算第一加法单元的计算结果和第一逻辑与计算单元的计算结果。 寄存器（17）接收第二异或运算单元的计算结果。 第二逻辑与计算单元（14）计算第三输入端子的输入的反向值和第一加法单元的计算结果，并将结果应用于寄存器的最高有效位。 第一个输出端输出寄存器的信息。 第二加法单元（18）分别计算从第五输入端子，寄存器和第一逻辑与计算单元输入的数据。 输出端子输出第二加法单元的计算结果，并将结果发送给第五输入端。

公开(公告)号：KR100282614B1

公开(公告)日：2001-02-15

申请号：KR1019980052354

申请日：1998-12-01

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  최장식 ,  김상범 ,  민병기 ,  황승구

IPC: H04N19/94

Abstract: 본 발명은 저 전송률 비디오 코덱(H.261/H.263)에 적용할 수 있는 움직임 예측기를 제안한다. 본 발명에서 사용한 완전 탐색블록 정합 알고리즘은 움직임 예측을 통해 움직임 벡터를 추출하는 방법 중 가장 정확한 방법이나, 구현할 경우 계산시간이 많이 소요되고, 하드웨어의 비용이 많이 필요하게 된다. 본 발명에서 제안하는 병렬 구조와 메모리 구조를 통하여 시스템의 효율을 최대로하여 수행 시간을 단축함과 동시에 하드웨어의 비용도 줄였다. 또한 본 움직임 예측기에는 인코딩 연산 중의 마크로 블록이 인트라/인터(Intra/Inter) 블록을 결정하는 부분을 포함하고 있다. 인트라/인터 결정 연산에는 기준블록 데이터를 위한 별도의 메모리와 연산장치 및 제어장치가 필요하게 된다. 본 발명에서는 이 부분을 움직임 예측기에 있는 기준블록 데이터를 이용하여 연산하므로써 별도의 메모리를 줄이고, 인트라/인터 결정 부분을 움직임 예측기에서 이루어지도록 하여 코덱 전체 제어기의 부담을 줄이게 하였다.

公开(公告)号：KR100276691B1

公开(公告)日：2001-01-15

申请号：KR1019970059519

申请日：1997-11-12

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  최장식 ,  천대녕 ,  김기현 ,  민병기

IPC: G06F9/32

Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 다중 이벤트들을 처리하기 위한 스케쥴링 기능을 실시간에 처리하는 회로와 그 처리 방법에 관한 것으로, 특히 동시 다발적으로 발생하는 이벤트들을 별도의 소프트웨어 스케쥴러의 도움없이 하드웨어에 의해 직접 제어하며, 또한 이벤트가 발생되지 않을 때에는 시켄서가 다음 이벤트가 발생할 때까지 정지 상태로 있도록 함으로서 저전력 시켄서의 구현이 가능하도록 한 이벤트 스케쥴링을 위한 저전력 시켄서 장치 및 이벤트 처리 방법을 제공한다.