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公开(公告)号：KR1019920001815B1
公开(公告)日：1992-03-03
申请号：KR1019890019309
申请日：1989-12-22
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: checking whether there is an interrupt transmission request from one of processors (1) and (2) to an interrupt requestor (4); checking whether an interrupt bus synchronizing signal is true; waiting until the interrupt bus synchronizing signal becomes false by being fed-back if the signal is true; issuing a use request for the interrupt bus (3) if the signal is false; transmitting an interrupt to the interrupt bus (3) by utilizing one of interrupt processors (5) and (6); checking whether the transmission of the interrupt has been completed; and terminating the interrupt transmission by inputting an interrupt synchronizing signal through a signal line (6b).
Abstract translation: 检查处理器（1）和（2）之一是否存在到中断请求者（4）的中断传输请求; 检查中断总线同步信号是否为真; 如果信号为真，则等待中断总线同步信号通过反馈变为假; 如果信号为假，则发出中断总线（3）的使用请求; 通过利用中断处理器（5）和（6）之一向中断总线（3）发送中断; 检查中断的传输是否已经完成; 并通过信号线（6b）输入中断同步信号来终止中断发送。
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Patent Agency Ranking
公开(公告)号：KR1019940009704B1
公开(公告)日：1994-10-17
申请号：KR1019910023200
申请日：1991-12-17
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The method prevents the delay of the data response of the read operation when the read and write operations use one data bus simultaneously on the pended protocol adapting to the highly pipelined bus. When the address data unit period and the data unit period request the data bus simultaneously and then the usage of the data bus for the data unit period is cancelled, the data bus arbitration request signal is provided if the data bus arbitration request signal is driving, or the write operation signal is "true" under conditions that the data bus is enable and the arbitration is requested.
Abstract translation: 当读写操作在适应高流水线总线的挂起协议上同时使用一个数据总线时，该方法可以防止读操作的数据响应延迟。 当地址数据单元周期和数据单元周期同时请求数据总线，然后消除数据单元周期的数据总线的使用时，如果数据总线仲裁请求信号正在驱动，则提供数据总线仲裁请求信号， 或者在数据总线使能和请求仲裁的条件下，写操作信号为“真”。
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公开(公告)号：KR1019940003300B1
公开(公告)日：1994-04-20
申请号：KR1019910019573
申请日：1991-11-05
Applicant: 한국전자통신연구원
IPC: G06F13/42
Abstract: The memory queue for pipeline bus protocol system as a buffer between the memory controller and the bus interface to store bus transmission request temporarily to send to the memory controller in time for efficient memory access. The memory queue comprises a memory array (10) for storing data, a memory controller (20) to control the memory array (10) which is connected to bus interface (40), and a buffer (30) which stores continuous transmission requests from the system bus, when the memory controller (20) can not process those requests, to transmit to the memory controller (20) when the memory controller (20) is ready.
Abstract translation: 用于管道总线协议系统的存储器队列作为存储器控制器和总线接口之间的缓冲器，用于存储总线传输请求，以及时向存储器控制器发送有效的存储器访问。 存储器队列包括用于存储数据的存储器阵列（10），用于控制连接到总线接口（40）的存储器阵列（10）的存储器控制器（20）和存储连续传输请求的缓冲器（30） 当存储器控制器（20）准备就绪时，当存储器控制器（20）不能处理这些请求时，系统总线传送到存储器控制器（20）。
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公开(公告)号：KR1019930014080A
公开(公告)日：1993-07-22
申请号：KR1019910023201
申请日：1991-12-17
Applicant: 한국전자통신연구원
IPC: G06F13/38
Abstract: 하이파이 버스를 채용한 다중처리기 시스템에서 프로세서로 부터 전달받은 메모리 참조요청에 따라 데이타 전송 버스 요청기(RQ)가 버스규격에 상응한 버스동작을 수행하여 메모리로 부터 데이타를 참조하는데 소요되는 데이타 응답시간을 최소화하는 방법에 관한 것으로, 데이타 전송버스 응답기(RP)가 어드레스 전송 기본주기에 관련된 동작과 메모리를 잠조하는 동작 및 데이타 전송 기본주기에 관련된 동작을 독립적으로 수행하도록 하여,상 기 데이타 전송버스 응답기(RP)가 읽기 전송사이클을 구성하는 상기 어드레스 전송 기본주기와 상기 데이타전송 기본주기를 수행하는 동작 사이클과 메모리 내에서 실제로 데이타를 찾는 동작 사이클을 중첩시킴으로써 시스템의 성능을 증대시킨다.
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