公开(公告)号：KR1019910015923A

公开(公告)日：1991-09-30

申请号：KR1019900002223

申请日：1990-02-22

Applicant: 한국전자통신연구원

Inventor： 김용연 ,  신상석

IPC: G06F12/02

Abstract: 내용 없음

公开(公告)号：KR100204565B1

公开(公告)日：1999-06-15

申请号：KR1019960065758

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 신상석 ,  원철호 ,  모상만 ,  김성운 ,  윤석한

IPC: G06F13/00

Abstract: 본 발명은 바운더리 스캔 입출력 신호 연결 제어장치에 관한 것으로, JTAG(Joint Test Action Group)가 제안하는 IEEE 1149.1 시험 구조 표준을 만족하는 바운더리스캔(Boundary Scan)기능이 내장된 칩들이 다수개 장착된 보드에서, 각 칩들의 바운더리 스캔 경로를 일렬로 연결할 때, 연결되는 순서와 연결 경로의 포함 여부를 임의로 구성 및 변경할 수 있도록 하여, 임의의 바운더리 스캔 경로를 설정할 수 있어 시험성, 편의성, 신뢰성이 우수한 바운더리 스캔 입출력 신호 연결 제어장치가 개시된다.

公开(公告)号：KR1019990026451A

公开(公告)日：1999-04-15

申请号：KR1019970048564

申请日：1997-09-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: G06F13/00

Abstract: 본 발명은 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법에 관한 것으로, 마스크 불가능 인터럽트의 처리 지연시간을 최소화하고 처리율을 증대시키기 위하여 마스크 불가능 인터럽트 제어기 내부에 8비트의 인터럽트 제어 레지스터를 두고, 이 레지스터의 제어 정보를 이용하므로써 프로세서가 요구하는 인터럽트 구동 규칙을 준수하면서 마스크 불가능 인터럽트의 구동 및 철회를 신속하고 효율적으로 처리할 수 있는 마스크 불가능 인터럽트 신호 제어기의 구조 및 그 제어 방법이 제시된다.

公开(公告)号：KR1019980075789A

公开(公告)日：1998-11-16

申请号：KR1019970012105

申请日：1997-04-02

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: H04L12/24

Abstract: 본 발명은 여러개의 노드가 패킷 상호 연결망을 통하여 연결된 병렬 컴퓨터 시스템에서 상호 연결망의 라우터 제어에 관한 것으로, 별도의 프로세서를 사용하지 않고 전송 과정을 하드웨어적으로 직접 제어하여 라우터에게 연결망 제어 벡터를 신속하고 효과적으로 전송할 수 있으며, 소프트웨어 프로그램에 의한 동적 제어가 가능하여 메시지 전송 경로의 차단이나 연결 등의 다양한 라우터 제어를 유연성 있게 지원할 수 있는 연결망 제어 벡터 송신 제어기 및 그 제어 방법이 제시된다.
본 발명에 따른 연결망 제어 벡터 송신 제어기는 메시지 송신 인터페이스 내부에서 지역 버스에 대한 데이터 전송을 제어하는 지역 버스 제어기와 연결되고, 연결망 제어 벡터를 패킷화하여 출력 포트에 송신하는 출력 포트 제어기와 연결되며, 연결망 제어 레지스터를 내장하고 있어 프로세서로부터 전송 의뢰된 연결망 제어 벡터를 출력 포트를 통하여 송신하는 과정을 제어한다.

公开(公告)号：KR1019980013147A

公开(公告)日：1998-04-30

申请号：KR1019960029904

申请日：1996-07-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한 ,  임기욱

IPC: H04L12/56

公开(公告)号：KR1019960011733A

公开(公告)日：1996-04-20

申请号：KR1019940024345

申请日：1994-09-27

Applicant: 한국전자통신연구원

Inventor： 김성운 ,  신상석 ,  심원세 ,  윤석한

IPC: G06F13/42

Abstract: 본 발명은 여러개의 프로세서 모듈과 여러개의 메모리모듈이 연결된 팬디드 프로토콜 버스(1) 상에서 데이타 전송을 할 때, 한번의 버스전송을 동시에 두 곳의 메모리로 데이타를 전송할 수 있도록 지원하는 버스 제어장치에 관한 것으로, 버스(1)로 신호를 구동하거나 받아 들이는 버스신호 수신 및 구동기(20)와, 버스(1) 상에서 구동되는 전송형태를 감시하고 또 데이타 전송을 위한 전송형태를 구동하는 버스 감시기(30)와, 자신의 위치를 가지고 데이타의 소유권을 비교하는 ID 비교기(40) 및, 이들을 제어하기 위한 버스 제어기(10)로 구성된다. 이로써, 본 발명은 프로세서에 의해 값이 변경된 캐쉬 데이타를 가진 프로세서 모듈이, 그 데이타를 요청한 다른 프로세서 모듈의 캐쉬로 데이타를 전송하면서 동시에 메모리모듈에도 해당 어드레스의 데이타를 변경시키고자 하는 경우에 유용하게 사용될 수 있다.

公开(公告)号：KR100053173B1

公开(公告)日：1992-07-20

申请号：KR1019900002221

申请日：1990-02-22

Applicant: 한국전자통신연구원

Inventor： 김용연 ,  신상석

IPC: G06F13/10

公开(公告)号：KR100053172B1

公开(公告)日：1992-07-20

申请号：KR1019900002222

申请日：1990-02-22

Applicant: 한국전자통신연구원

Inventor： 김용연 ,  신상석

IPC: G06F13/16

公开(公告)号：KR1019920003287B1

公开(公告)日：1992-04-27

申请号：KR1019900002222

申请日：1990-02-22

Applicant: 한국전자통신연구원

Inventor： 김용연 ,  신상석

IPC: G06F13/16

Abstract: The circuit includes a D flip-flop (FF) for receiving bus data responding signals and bus error signals from a NAND gate (N1) through a clock terminal (CK). The output of the D flip-flop (FF) is supplied to first and second shifters (S1)(S2), and store enable signals which are the output signals of the first and second shifters (S1)(S2) are supplied through a NAND gate (N2), while chip selecting signals which are the output of the first and second shifters (S1)(S2) are supplied through a NOR gate (NOR) and a buffer (B). The NAND gate (N4) receives pre-set signals, and supplies its output to a clear terminal (CLR) of the D flip-flop (FF).

Abstract translation: 电路包括用于通过时钟端子（CK）从NAND门（N1）接收总线数据响应信号和总线误差信号的D触发器（FF）。 D触发器（FF）的输出被提供给第一和第二移位器（S1）（S2），并且存储作为第一和第二移位器（S1）（S2）的输出信号的使能信号通过 NAND门（N2）通过NOR门（NOR）和缓冲器（B）提供作为第一和第二移位器（S1）（S2）的输出的片选信号。 NAND门（N4）接收预置信号，并将其输出提供给D触发器（FF）的清零端（CLR）。

公开(公告)号：KR1019900003751B1

公开(公告)日：1990-05-31

申请号：KR1019870006241

申请日：1987-06-19

Applicant: 한국전자통신연구원

Inventor： 김용연 ,  신상석 ,  윤남석

IPC: G06F13/20

Abstract: A microprocessor, RAM, ROM, trigger control logic (TCL), a trace control logic (TRCL), trace memory (TR-M), terminal interface logic (TIL) are connected through a local bus in one board. The TRCL, TR-M, and TIL are connected to a backplane bus thrugh a bus interface logic (BIL) and the TIL is connected to a general terminal (G-TM). When the user enters the command for information search or storage through the terminal, the microprocessor compares the backplane bus information coming through the BIL with the trigger condition of the TCL and the TRCL stores the information into the TR-M during the preset bus cycle if the conditions are matched with each other.

Abstract translation: 微处理器，RAM，ROM，触发控制逻辑（TCL），跟踪控制逻辑（TRCL），跟踪存储器（TR-M），终端接口逻辑（TIL）通过一个板上的本地总线连接。 TRCL，TR-M和TIL通过总线接口逻辑（BIL）连接到背板总线，TIL连接到通用终端（G-TM）。 当用户通过终端输入信息搜索或存储命令时，微处理器将通过BIL的背板总线信息与TCL的触发条件进行比较，TRCL在预置的总线周期内将信息存储到TR-M中，如果 条件相互匹配。