公开(公告)号：KR1019950022147A

公开(公告)日：1995-07-28

申请号：KR1019930027623

申请日：1993-12-14

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 채상훈 ,  박문양 ,  곽명신 ,  최해욱

IPC: H03K27/00

Abstract: 본 발명은 전송로를 통하여 전송되면서 찌그러짐이 발생한 데이타 신호를 원상 복구시키고, 다중장치에서 필요로하는 동기클럭을 발생시키는 데이타 및 클럭 복원회로에 관한 것으로써, 전송된 입력데이타를 이용하여 동작주파수를 유지하는 주발진(main oscillation) 루프 외에 다중장치에 내장된 기준클럭을 이용하여 선로단락시 또는 전원차단후 복구시 동작하는 자체 발진(self oscillation) 루프;상기 주발진 루프 및 자체 발진 루프에 연결되어 있고 정상 동작시에는 주발진 루프를, 선로단락시나 전원복구시에는 자체발진 루프를 선택해주는 루프 선택 스위치(8); 상기 선택스위치에 연결되어있고 전송데이타 신호를 감시하여 전송선로의 단락을 판단하는 데이타 신호 감시기(9); 상기 선택스위치에 연결되어있고 전원상태를 감시하여 전원차단후 복구시 전원복구상태를 판단하는 전원감시기(10)를 구비하도록 구성하여 데이타 신호가 정상적으로 입력되고 전원이 정상적으로 연결되어 있을때 뿐만아니라, 전송선로 단락이나 전송 중단등으로 인해 데이타 신호가 입력되지 않거나 정전 또는 시스템 유지보구를 위해 전원을 차단했다가 복구할시에도 안정된 동작을 하여 다중장치에 항상 안정된 출력을 공급해 준다.

公开(公告)号：KR1019950007109A

公开(公告)日：1995-03-21

申请号：KR1019930016119

申请日：1993-08-19

Applicant: 한국전자통신연구원

Inventor： 여순일 ,  이춘수 ,  채상훈 ,  이규홍 ,  이진효

IPC: H01L27/108

Abstract: 본 발명은 수직구조 바이폴라 트랜지스터를 이용한 다이나믹 램 셀 종합공정 방법에 관한 것으로 동일한 기판위에 수직구조 바이폴라 트랜지스터와 CMOS를 제작한 바이 CMOS(BiCMOS)공정 방법이다.
상기 종합공정 방법은 제작의 우선순위에 따라 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정 이전에 수행하는 방법과 상기 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정이후에 수행하는 방법으로 수직구조 바이폴라 트랜지스터와 CMOS를 종합공정하여 수직구조 바이폴라 다이나믹 램 셀을 구현한다.
따라서 256M 이상의 고밀도 다이나믹 램의 실현이 가능하고 비트라인과 커패시터의 플레이트 전극이 바로 연결이 되고 CMOS를 주변회로로 채택하므로써 고속 및 저전력 다이나믹 램의 실현이 가능하다.

公开(公告)号：KR100045603B1

公开(公告)日：1991-10-31

申请号：KR1019880010254

申请日：1988-08-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  김보우 ,  이진효

IPC: H01L29/70

公开(公告)号：KR1019910005393B1

公开(公告)日：1991-07-29

申请号：KR1019880010254

申请日：1988-08-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  김보우 ,  이진효

IPC: H01L29/70

Abstract: The BI-CMOS containing the bipolar and CMOS is fabricated by electrically isolating the both sides of N+-polycrystalline Si acting as the source and drain of CMOS, and the emitter and collector of bipolar. The width of inactive base region is reduced by dry etching the silicon after depositing the nitride film. The inactive base region and all junctions are formed to reduce the serics resistance of base in bipolar transistor by wet etching the nitride films after depositing the base oxide film of CMOS followed by aluminium metallization.

Abstract translation: 包含双极和CMOS的BI-CMOS通过电隔离作为CMOS的源极和漏极的N + - 多晶硅的两侧以及双极的发射极和集电极来制造。 通过在沉积氮化物膜之后干蚀刻硅来减少非活性碱性区的宽度。 形成非活性碱性区域和所有连接点，以在沉积CMOS之氧化膜后进行铝金属化，通过湿式蚀刻氮化物膜来降低双极晶体管中碱的线电阻。

公开(公告)号：KR1019890003827B1

公开(公告)日：1989-10-05

申请号：KR1019870008119

申请日：1987-07-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김광수 ,  채상훈 ,  김여환 ,  이진효 ,  구용서

IPC: H01L27/06

CPC classification number: H01L21/8249 ,  Y10S148/011

Abstract: The BiCMOS means a combined semiconductor with high speed Bipolar and large scale CMOS. The manufacturing process of BiCMOS involves: (a) forming p-well after the growth of epitaxy layer on n+ region formed on p-type substrate; (b) depositing the nitride film on the oxide film, and isolating the p+ junction; (c) forming base and collector of bipolar transistor by implanting impurities after growth of CMOS gate oxide; (d) forming a gate of CMOS and emitter of bipolar transistor after depositing oxide film on the n+ layer formed by impurities; (e) forming source and drain of PMOS, NMOS; (F) thermal oxidising or soarce and drain of CMOS, and Aluminium metalization.

Abstract translation: BiCMOS是指具有高速双极和大规模CMOS的组合半导体。 BiCMOS的制造过程包括：（a）在p型衬底上形成的n +区上生长外延层后形成p阱; （b）在氧化膜上沉积氮化物膜，并隔离p +结; （c）通过在CMOS栅极氧化物生长之后注入杂质形成双极晶体管的基极和集电极; （d）在由杂质形成的n +层上沉积氧化物膜后，形成双极晶体管的CMOS栅极和发射极; （e）形成PMOS，NMOS的源极和漏极; （F）CMOS的热氧化或汲取和排水，以及铝金属化。

公开(公告)号：KR100025800B1

公开(公告)日：1988-08-02

申请号：KR1019850005633

申请日：1985-08-05

Applicant: 한국전자통신연구원

Inventor： 이진효 ,  채상훈

IPC: H01L29/70 ,  H01L21/308

公开(公告)号：KR100274154B1

公开(公告)日：2001-01-15

申请号：KR1019970050031

申请日：1997-09-30

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 정동열 ,  송원철 ,  조규형 ,  채상훈

IPC: H03K3/03

Abstract: PURPOSE: A delay cell for a high speed and low noise ring oscillator is provided to realize a high speed and low noise in a PLL circuit by a differential amplifier and a diode transistor. CONSTITUTION: A delay cell comprises a differential amplifier(50) and a voltage clamping circuit(40) connected to the differential amplifier. The differential amplifier amplifies a differential input to a pair of differential input transistors(51,52) according to adjustment of oscillation frequencies of a current flowing in a ring oscillator by adjusting currents flowing through PMOS and NMOS transistors(53,54,55) using control voltages(PBIAS,NBIAS) defined by a bias circuit, respectively. The voltage clamping circuit facilitates interfacing with other circuits at high frequencies by causing a predetermined number of diode transistors(41,42) not to be connected to either of power supply lines while limiting the outputs of the diode transistors within the range of power voltages.

Abstract translation: 目的：提供高速和低噪声环形振荡器的延迟单元，以通过差分放大器和二极管晶体管实现PLL电路中的高速和低噪声。 构成：延迟单元包括差分放大器（50）和连接到差分放大器的电压钳位电路（40）。 差分放大器根据通过调节流过PMOS和NMOS晶体管的电流（53,54,55）来调节在环形振荡器中流动的电流的振荡频率，将差分输入放大到一对差分输入晶体管（51,52） 分别由偏置电路定义的控制电压（PBIAS，NBIAS）。 电压钳位电路通过使预定数量的二极管晶体管（41,42）不连接到任一电源线，同时将二极管晶体管的输出限制在电源电压范围内，从而便于与高频率的其它电路接口。

公开(公告)号：KR100194624B1

公开(公告)日：1999-06-15

申请号：KR1019960061028

申请日：1996-12-02

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 채상훈 ,  정희범 ,  송원철

IPC: H03K23/00

CPC classification number: H04L7/0338

Abstract: 본 발명은 PLL의 전압제어발진기(VCO)에서 발생한 여러개의 클럭을 사용하여 외부에서 입력된 데이타를 리타이밍(retiming)하는 회로에 관한 것으로서, 종래의 일반적으로 데이타 리타이밍 회로가 대부분 디지털 논리회로에 의해 구성됨에 따라 회로가 복잡하고 이를 집적회로로 구현하기 위해 많은 수의 게이트가 필요했던 단점을 해결하기 위해, 본 발명은 다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비하여, 외부로 입력된 데이타를 상기 입력된 클럭에 따라 래칭하는 제1래치부와; 이 제1래치부에 래칭된 데이타의 논리상태를 결정하는 데이타 래치 상태 결정부와; 이 결정된 데이타와 상기 입력된 클럭을 NAND게이트 및 AND 게이트를 이용하여 논리연산하여 하나의 리타이밍 클럭을 선택하여 클럭선택부와; 상기 입력되는 데이타를 지연시키는 제1, 제2지연부와; 상기 제2지연부를 통해 출력된 데이타를 선택된 클럭에 따라 래칭하여 리타이밍시키는 제2래치부로 구성되어, 구조가 간단하고, 집적회로 제작시에도 게이트 수를 대폭 줄일 수 있는 것이다.

公开(公告)号：KR1019990025790A

公开(公告)日：1999-04-06

申请号：KR1019970047572

申请日：1997-09-18

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 정동열 ,  조규형 ,  채상훈 ,  송원철 ,  김경수

IPC: H03B5/00

Abstract: 본 발명은 발진 주파수가 높은 다중궤환 루프(Multiple Feedback Loop) 링발진기(Ring Oscillator)들과 그의 지연셀(Delay Cell)들에 관한 것이다. 이는 고속의 PLL의 VCO를 위한 새로운 구조의 링발진기와 이에 알맞는 고속 저잡음의 지연셀를 구현하는 데에 그 목적이 있다. 그 특징은 링발진기의 주 루프에 보조의 링 루프를 부가하여 각 지연셀의 유효 지연시간을 줄임으로써 고속의 동작이 가능하게 했으며, 지연셀에서는 출력 스윙을 제한하기 위해 전압 클램핑 회로를 부가하며, 전압 클램핑 회로의 다이오드 트랜지스터가 전원 혹은 접지로부터 분리되어 있어서 전원 민감도가 낮고, 지연셀 회로의 동작 중에도 지연셀로 공급되는 전류가 일정하게 유지되어 전원전류의 변화가 없어서 전원잡음을 발생시키지 않는다데에 있다. 결국, 잡음특성을 개선하는 효과가 있다.

公开(公告)号：KR1019970005115B1

公开(公告)日：1997-04-12

申请号：KR1019930012753

申请日：1993-07-07

Applicant: 한국전자통신연구원

Inventor： 이춘수 ,  여순일 ,  채상훈 ,  이규홍 ,  이진효

IPC: G03F7/00

Abstract: A process for manufacturing a vertical type bipolar DRAM cell having a good integrated feature is disclosed. In the process, P- and a N- silicon area(1-b, 1-a) are formed on a N- type silicon substrate(1-c). Nitriding and oxidizing films(2, 3) are deposited on N- silicon area(1-a) and are dry etched. N- silicon area(1-a) is dry etched. An oxidizing film(5) is grown, and P- silicon area(1-b) is dry etched. A nitriding film(7) is deposited to form N+ silicon area(8) and a field oxidizing film(9). A polysilicon(10) is deposited and polished, and a polysilicon(10') is dry etched. Nitriding and oxidizing film(11,14) are deposited to form a sensitive film pattern(15). Polysilicon(10') is dry etched to form a word line. Oxidizing and polysilicon films(16,17) are deposited, and polysilicon film(17) is polished. Oxidizing films(14,16) are dry etched to a collect self-embedding contact area. A polysilicon film(18) is dry etched, and a plate polysilicon film(22) is deposited to form a bit line.

Abstract translation: 公开了一种具有良好集成特征的垂直型双极性DRAM单元的制造方法。 在该工艺中，在N-型硅衬底（1-c）上形成P-和N-硅区域（1-b，1-a）。 氮化和氧化膜（2,3）沉积在N-硅区域（1-a）上，并被干蚀刻。 N-硅区（1-a）被干蚀刻。 生长氧化膜（5），并干蚀刻P-硅区（1-b）。 沉积氮化膜（7）以形成N +硅区域（8）和场氧化膜（9）。 多晶硅（10）被沉积和抛光，并且多晶硅（10'）被干蚀刻。 沉积氮化和氧化膜（11,14）以形成敏感的膜图案（15）。 将多晶硅（10'）干蚀刻以形成字线。 沉积氧化和多晶硅膜（16,17），并抛光多晶硅膜（17）。 将氧化膜（14,16）干式蚀刻到收集的自嵌入接触区域。 干蚀刻多晶硅膜（18），沉积板状多晶硅膜（22）以形成位线。