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公开(公告)号：KR1019980043235A
公开(公告)日：1998-09-05
申请号：KR1019960061028
申请日：1996-12-02
IPC: H03K23/00
Abstract: 본 발명은 PLL의 전압제어발진기(VCO)에서 발생한 여러개의 클럭을 사용하여 외부에서 입력된 데이타를 리타이밍(retiming)하는 회로에 관한 것으로서, 종래의 일반적인 데이타 리타이밍 회로가 대부분 디지탈 논리회로에 의해 구성됨에 따라 회로가 복잡하고 이를 집적회로로 구현하기 위해 많은 수의 게이트가 필요했던 단점을 해결하기 위해, 본 발명은 다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비하여, 외부로 입력된 데이타를 상기 입력된 클럭에 따라 래칭하는 제1래치부와; 이 제1래치부에 래칭된 데이타의 논리상태를 결정하는 데이타 래치 상태 결정부와; 이 결정된 데이타와 상기 입력된 클럭을 NAND게이트 및 AND 게이트를 이용하여 논리연산하여 하나의 리타이밍 클럭을 선택하는 클럭선택부와; 상기 입력되는 데이타를 지연시키는 제1, 제2지연부와; 상기 제2지연부를 통해 출력된 데이타를 선택된 클럭에 따라 래칭하여 리타이밍시키는 제2래치부로 구성되어, 구조가 간단하고, 집적회로 제작시에도 게이트 수를 대폭 줄일 수 있는 것이다.
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公开(公告)号：KR1019900000827B1
公开(公告)日：1990-02-17
申请号：KR1019860007505
申请日：1986-09-08
IPC: H01L29/70
Abstract: The method relates to a bipolar transistor by polysilicon self-align technology, and comprises: (1) injecting Boron ion into the surface of wafer to form a base region and depositing polysilicon film of 3000A over the whole wafer by LPCVD; (2) injecting Arsenic ion into the above wafer to make it N+ type and depositing a first oxidation film of 2000A and nitration film of 2000A by LPCVD on it; (3) etching polysilicon film, not to remove completely, by dry etching, using the film of (2) as a mask to define an emitter and a collector; and (4) removing the remaining polysilicon film by wet etching to form an inactive base region.
Abstract translation: 该方法涉及通过多晶硅自对准技术的双极晶体管，并且包括：（1）将硼离子注入晶片表面以形成基极区域，并通过LPCVD在整个晶片上沉积3000A的多晶硅膜; （2）将砷离子注入上述晶片中以形成N +型，并通过LPCVD沉积2000A的第一氧化膜和2000A的硝化膜; （3）通过干蚀刻，使用（2）的膜作为掩模来蚀刻多晶硅膜，不能完全去除以限定发射极和集电极; 和（4）通过湿蚀刻去除剩余的多晶硅膜以形成非活性碱性区域。
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Patent Agency Ranking
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公开(公告)号：KR100895301B1
公开(公告)日：2009-05-07
申请号：KR1020070091150
申请日：2007-09-07
Applicant: 한국전자통신연구원 , 한국정보통신대학교 산학협력단
Abstract: 클럭 위상 정렬 장치 및 그 방법이 개시된다. 본 발명은 버스트 데이터와 시스템 클럭의 동기를 위해 시스템 클럭의 위상을 정렬하는 장치에 있어서, 기준 클럭을 각각 지연하여 N개의 다중 위상 클럭으로 생성하는 클럭 생성부; 다중 위상 클럭을 이용하여 버스트 데이터를 샘플링하고 타이밍 정렬하는 샘플링부; 데이터 변화가 일어나는 다중 위상을 판별하도록 제어 신호에 따라 타이밍 정렬된 데이터의 각 비트를 이웃 비트와 연산하는 위상 비교부; 위상 비교부에서 출력되는 데이터를 누적하고 누적 결과를 선택신호로 매핑하는 신호 결정부; 선택신호에 따라 N개의 다중 위상 클럭 중 하나를 선택하는 멀티플렉서; 및 버스트 데이터의 시작을 알리는 신호 및 누적 결과를 이용하여 제어 신호를 출력하는 위상 비교부에 출력하는 제어부를 포함함을 특징으로 한다.
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公开(公告)号：KR1020080053171A
公开(公告)日：2008-06-12
申请号：KR1020070091150
申请日：2007-09-07
Applicant: 한국전자통신연구원 , 한국정보통신대학교 산학협력단
CPC classification number: H04L7/0016 , G06F1/04 , H04L7/0095
Abstract: A clock phase aligning apparatus and a method thereof are provided to improve the reliability and utility of products by selecting a characteristic adaptable for a system. A clock phase aligning apparatus includes a clock generation unit(100), a sampling unit(200), a phase comparison unit(300), a signal determination unit(400), a multiplexer(600), and a control unit(700). The clock generation unit delays a reference clock and generates N multiple phase clocks. The sampling unit performs a sampling of burst data and aligns a timing of the burst data using the multiple phase clocks. The phase comparison unit calculates a neighboring bit with each bit of the timing-aligned data in response to a control signal to determine a multiple phase having a data change. The signal determination unit accumulates the data outputted from the phase comparison, and maps the accumulated result to a selection signal. The multiplexer selects one of N multiple phase clocks in response to the selection signal. The control unit outputs the control signal using the accumulated result and a signal which indicates the starting of the burst data.
Abstract translation: 提供时钟相位对准装置及其方法，通过选择适用于系统的特性来提高产品的可靠性和效用。 时钟相位对准装置包括时钟产生单元（100），采样单元（200），相位比较单元（300），信号确定单元（400），多路复用器（600）和控制单元（700） 。 时钟发生单元延迟参考时钟并产生N个多相位时钟。 采样单元执行脉冲串数据的采样，并使用多相时钟对齐脉冲串数据的定时。 相位比较单元响应于控制信号计算定时对准数据的每个比特的相邻比特，以确定具有数据改变的多相位。 信号确定单元累积从相位比较输出的数据，并将累积结果映射到选择信号。 复用器响应于选择信号选择N个多相位时钟之一。 控制单元使用累加结果输出控制信号和指示突发数据的开始的信号。
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公开(公告)号：KR1019960027315A
公开(公告)日：1996-07-22
申请号：KR1019940036368
申请日：1994-12-23
IPC: H03K19/00
Abstract: 본 발명은 따른 전류형 차동 논리회로는 전류원, 두개의 NMOS회로 및 부하로 구성된다.
두개의 NMOS회로 중 하나는 일반적인 스태틱 CMOS논리회로의 NMOS부분과 동일하며, 다른 하나는 일반적인 스태틱 CMOS논리회로의 PMOS를 동일한 기능을 갖도록 NMOS로 대치한 것이다.
부하로 저항 혹은 PMOS 등으로 구성되며 논리신호는 차동신호이다.
전류형 차동 논리회로에서 V
DD 전원에서 V
SS 로 전류원에 의한 일정한 전류가 흐르기 때문에 출력단의 상태 변화시 전류 스파이크가 종래의 회로에 비해 매우 개선된다.
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