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公开(公告)号：KR1019960011701A
公开(公告)日：1996-04-20
申请号：KR1019940024346
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F12/00
Abstract: 본 발명은 프로세서, 연결망, 기억장치로 구성되는 시스템에 오류검출 또는 검출 및 교정기능을 지원하는 경우에 있어서 기억장치의 오류검출 또는 교정동작과 연결망의 동작을 최대한 중첩시킬 수 있도록 하는 기억장치에 관한 것으로, 기억장치로 부터 읽혀진 데이타가 오류가 없다는 것이 확인되기 이전에 출력 인터페이스를 동작시키고 연결망의 동작을 시작시켜 데이타를 프로세서로 전송하기 직전 까지 진행하도록 한다.
이로써, 읽기에 기억장치 접근 시간이 길어지는 부작용을 없애고 오류 취급 기능이 부가되지 않은 것과 유사하게 기억장치 접근시간을 최소화하여 시스템의 성능을 향상시켜 준다.-
公开(公告)号：KR1019960011687A
公开(公告)日：1996-04-20
申请号：KR1019940024347
申请日：1994-09-27
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 프로세서(4
a …4
n ), 연결망(5), 그리고 연결망의 응답기(6
a …
m )로 구성되는 시스템에서 연결망이 파이프라인 방식을 지원하는 경우에 있어서 연결망 응답기에 대한 접근과 연결망의 동작을 최대한 중첩시킬 수 있도록 하는 응답기의 구조에 관한 것으로, 오류 판단기(9)가 동작하는 동안에도 그 다음 요구를 상기 입력 인터페이스(8)가 처리하고, 출력 인터페이스(11)가 동작하는 동안 내부동작제어기(10)가 그 다음 요구에 대한 서비스를 수행하고, 오류 판단기(9)가 그 다음 다음요구에 대한 판단을 수행함으로써, 기억장치 등과 같은 응답기의 접근시간이 길어 지는 부작용을 없애고 프로세서와 독립적인 연결망을 가진 것과 같이 접근시간을 최소화하여 시스템의 성능이 향상된다.-
公开(公告)号：KR1019920010970B1
公开(公告)日：1992-12-26
申请号：KR1019900021863
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F12/08
Abstract: The circuit generates the control signal that represents the state of the data block stored in a cache memory with high speed to improve the efficiency of bus usage. It includes an electrically programmable memory (EPM) for receiving write-backing signal (WBING), parity error signal of bus (BPERR), acting signal (ACT), time pulse (TP), bus address deciding signal (BA-SELF), tag-match signal (TG-MATCH) etc. froma controller, outputting one of the control signals (SHARED,SNACK,DIRTY) through one of I/O12, I/O13 and I/O14, and driving bus control signals (BUS-SHARED, BUS- SNACK, BUS-DIRTY) to be zero through NAND gates (N1,N2,N3).
Abstract translation: 电路以高速生成表示存储在高速缓冲存储器中的数据块的状态的控制信号，以提高总线使用的效率。 它包括用于接收写背信号（WBING），总线奇偶校验错误信号（BPERR），作用信号（ACT），时间脉冲（TP），总线地址决定信号（BA-SELF）等）的电可编程存储器（EPM） 标签匹配信号（TG-MATCH）等，通过I / O12，I / O13和I / O14之一输出控制信号（SHARED，SNACK，DIRTY）之一，以及驱动总线控制信号（BUS- 共享，BUS-SNACK，BUS-DIRTY）通过NAND门（N1，N2，N3）为零。
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公开(公告)号：KR100358155B1
公开(公告)日：2002-10-25
申请号：KR1019990061875
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 1. 청구범위에기재된발명이속한기술분야본 발명은인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기에관한것임. 2. 발명이해결하려고하는기술적과제본 발명은, 캐쉬제어과정에서발생하는각종예외사항(exceptions)을프로세서에게알리는각종인터럽트를제어하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 즉, 본발명은, 캐쉬제어기에서발생한예외사항의신속하고효율적인처리를위하여, 예외사항발생시점부터인터럽트구동시점까지의지연시간을최소화하고유연한(flexible) 인터럽트제어기능을제공하도록하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 3. 발명의해결방법의요지본 발명은, 인터럽트제어장치를이용한캐쉬제어기에있어서, 캐쉬제어부및 노드버스인터페이스와전용의연결통로를통해인터럽트정보를주고받기위하여, 제어및 상태정보를읽거나쓰기가가능한레지스터를이용하여상기캐쉬제어기에서예외사항(exceptions)으로발생한다수의인터럽트를제어하기위한인터럽트제어수단을구비하되, 상기레지스터는, 인터럽트의요구여부를나타내는비트(IR)와, 인터럽트의인에이블여부를나타내는비트(IE)와, 상기태그메모리와데이터메모리를읽을때 검출된패리티오류를인터럽트로처리할것인지의여부를나타내는비트(PE)와, 상기태그메모리패리티오류를나타내는비트(ETP)와, 상기데이터메모리패리티오류를나타내는비트(EDP)와, 버스측입력요구버퍼(BIQ) 트랜잭션오류를나타내는비트(EBQ)와, 버스측입력응답버퍼(BIP)의트랜잭션오류를나타내는비트(EBP)와, 망측입력요구버퍼NIQ의트랜잭션오류를나타내는비트(ENQ)와, 망측입력응답버퍼NIP의트랜잭션오류를나타내는비트(ENP)를포함하여이루어진것을특징으로함. 4. 발명의중요한용도본 발명은인터럽트제어장치를구비한캐쉬제어기등에이용됨.
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Patent Agency Ranking
公开(公告)号：KR100331028B1
公开(公告)日：2002-09-04
申请号：KR1019980049407
申请日：1998-11-18
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 디지털 컴퓨터 시스템에서 프로세서 외부에서 발생한 여러 종류의 인터럽트를 단일 신호 인터럽트 방식의 프로세서(Single Signal Interrupted Processor)에게 신속하고 효과적으로 알려주기 위하여, 내부에 인터럽트 제어 레지스터(Interrupt Control Register)를 내장한 인터럽트 요구 제어기(Interrupt Request Controller) 및 그 제어 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 단일 신호 인터럽트 방식의 프로세서의 인터럽트 요구 제어 기능을 수행하고, 상기 프로세서와 프로세서 인터페이스를 통하여 연결된 인터럽트 요구 제어기에 있어서, 외부에서 입력되는 인터럽트 요구 신호를 일시적으로 저장하고, 상기 프로세서로부터 읽기 및 쓰기를 수행할 수 있는 인터럽트 제어 레지스터를 내부에 포함하며, 상기 인터럽트 제어 레지스터에 저장된 인터럽트 제어 정보를 이용하여 인터럽트를 제어하고, 단일 인터럽트 요구 신호를 상기 프로세서 인터페이스를 거치지 아니하고 직접 상기 프로세서에게 전송하는 것을 특징으로 하는 인터럽트 요구 제어기가 제공된다.-
公开(公告)号：KR100329968B1
公开(公告)日：2002-03-27
申请号：KR1019990058025
申请日：1999-12-15
Applicant: 한국전자통신연구원
IPC: G06F12/08
CPC classification number: G06F12/0828 , G06F2212/2542
Abstract: 본발명은최소의제어오버헤드로트랜잭션버퍼링을제어함으로써캐쉬이용률을증대시키기위하여이중포트구조로이루어진다수의트랜잭션버퍼를구비한캐쉬제어기를제공하기위한것으로, 이를위해본 발명은다수의컴퓨팅노드가하나의상호연결망에연결되는 CC-NUMA(Cache-Coherent Non-Uniform Memory Access) 컴퓨터시스템에서상기컴퓨팅노드각각에구비되어다수의프로세서를연결하는노드버스와상기상호연결망사이에위치하여상기컴퓨팅노드간의캐쉬일관성프로토콜을수행하고, 상기컴퓨팅노드각각에구비된캐쉬를제어하기위한캐쉬제어기에있어서, 상기노드버스에연결되는노드버스인터페이스수단; 상기상호연결망에연결되는상호연결망인터페이스수단; 상기컴퓨팅노드간의캐쉬일관성유지프로토콜을수행하고, 상기캐쉬의태그메모리및 데이터메모리를제어하기위한캐쉬제어로직수단; 상기캐쉬제어로직수단과상기노드버스인터페이스수단사이에구비되며, 상기노드버스를통해상기프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기프로세서또는상기컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의버스측이중포트트랜잭션버퍼링수단; 및상기캐쉬제어로직수단과상기상호연결망인터페이스수단사이에구비되며, 상기상호연결망을통해다른컴퓨팅노드의원격프로세서가상기캐쉬제어기에게요청및 응답한트랜잭션을버퍼링하거나상기캐쉬제어기가상기원격프로세서또는상기다른컴퓨팅노드의제어장치에게요청및 응답한트랜잭션을버퍼링하기위한 4개의망측이중포트트랜잭션버퍼링수단을포함하여이루어지며, 상기캐쉬제어로직수단은, 상기프로세서에의해쓰기및 읽기가능하며, 상기다수의버스측이중포트트랜잭션버퍼링수단및 상기다수의망측이중포트트랜잭션버퍼링수단의버퍼링모드를제어하기위한버퍼링모드레지스터를포함한다.
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公开(公告)号：KR1020000038095A
公开(公告)日：2000-07-05
申请号：KR1019980052957
申请日：1998-12-03
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: PURPOSE: A device for implementing a single address map of a parallel computer system, is provided to keep one address environment by many processing nodes. The device removes a lowering of a system performance as a memory address converting is automatically progressed by a hardware, and improves an expandability of a system as a whole system performance is enhanced according to an expansion of every processing node. CONSTITUTION: A device for implementing a single address map of a parallel computer system connects many processing nodes through an interconnection network. The processing node has a master processor(6), many slave processor, a processor bus, and a memory and address map implementing device. The device for implementing a single address map of a parallel computer system comprises the circuits as follows. A memory rap register(21) designate an address area of the processing node. A memory map analyzing circuit(23) converts the address to an address suitable for a character of a memory resource. A node number register(24) stores a peculiar node identifier endowed with the processing node. A master/slave register(25) stores an existence of a master/slave node of the processing node. A node configuration register(26) displays a progress state of a single memory map of the processing node. A node address converting table(27) stores a single address map of a whole system including the processing node. And an interconnection network interface(28) exchange information between the interconnection network and the processing node.
Abstract translation: 目的：提供一种用于实现并行计算机系统的单个地址映射的设备，用于通过许多处理节点保持一个地址环境。 该设备消除了系统性能的降低，因为存储器地址转换由硬件自动进行，并且随着整个系统性能的提高，系统的可扩展性根据每个处理节点的扩展而增强。 构成：用于实现并行计算机系统的单个地址映射的设备通过互连网络连接许多处理节点。 处理节点具有主处理器（6），许多从处理器，处理器总线以及存储器和地址映射实现设备。 用于实现并行计算机系统的单个地址映射的设备包括以下电路。 存储器rap寄存器（21）指定处理节点的地址区域。 存储器映射分析电路（23）将地址转换成适合于存储器资源的字符的地址。 节点号寄存器（24）存储赋予处理节点的特有节点标识符。 主/从寄存器（25）存储处理节点的主/从节点的存在。 节点配置寄存器（26）显示处理节点的单个存储器映射的进展状态。 节点地址转换表（27）存储包括处理节点的整个系统的单个地址映射。 并且互连网络接口（28）在互连网络和处理节点之间交换信息。
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公开(公告)号：KR100243100B1
公开(公告)日：2000-02-01
申请号：KR1019970038477
申请日：1997-08-12
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: G06F9/3826 , G06F9/30116 , G06F9/30123 , G06F9/3017 , G06F9/3824 , G06F9/3836 , G06F9/3838 , G06F9/3863 , G06F9/3877 , G06F12/0888 , G06F15/7864
Abstract: 본 발명은 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법에 관한 것으로, 보조 프로세서 명령 수행시 예외 상황이 발생한 경우에는 대피 레지스터 화일을 이용하여 주프로세서가 보조 프로세서 명령을 입력할 때 레지스터 화일 상태를 보존하고 이후에 보조 프로세서로부터 예외 상황 발생 통보가 오면 보존된 상태로 되돌리는 방법을 사용하였다. 또한 상대적으로 작고 주프로세서가 빈번하게 사용되는 일차 캐시 사용에 따라 캐시 효율이 저하되는 문제점을 해결하기 위하여 일차 캐시 바이패스 기능을 제안하고, 주프로세서가 보조 프로세서로 명령어를 전송할 경우 수행 속도가 저하되는 문제점을 해결하기 위하여 별도의 레지스터 화일을 제공하여 프로세서의 병렬성을 높이고 효율성을 향상시킬 수 있는 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법이 제시된다.
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