-
公开(公告)号：KR1020110123316A
公开(公告)日：2011-11-15
申请号：KR1020100042733
申请日：2010-05-07
Applicant: 서울대학교산학협력단
IPC: H03K19/0948 , H03F3/70 , H03F3/45
CPC classification number: H03F3/70 , H03F3/45179 , H03F2203/45512
Abstract: PURPOSE: A dynamic bias current famine type inverter and a low power delta-sigma modulator using the same are provided to minimize an output error by offering high gain while minimizing power consumption. CONSTITUTION: A dynamic bias current famine type inverter cascade-interlinks first PMOS(P-channel Metal Oxide Semiconductor) transistors(300,330) and second PMOS transistors(310,320). The dynamic bias current famine type inverter cascade-interlinks first NMOS(N-channel Metal Oxide Semiconductor) transistors(210,230) and second NMOS transistors(200,220). First bootstrap capacitors(100,120) are installed between a gate of the first PMOS transistor and a gate of the second PMOS transistor. Second bootstrap capacitors(110,130) are installed between the gate of the second NMOS transistor and the first NMOS transistor.
Abstract translation: 目的：提供动态偏置电流饥饿型逆变器和使用其的低功率Δ-Σ调制器，以通过在最小化功耗的同时提供高增益来最小化输出误差。 构成：动态偏置电流饥饿型逆变器级联 - 互连第一PMOS（P沟道金属氧化物半导体）晶体管（300,330）和第二PMOS晶体管（310,320）。 动态偏置电流饥饿型逆变器级联 - 互连第一NMOS（N沟道金属氧化物半导体）晶体管（210,230）和第二NMOS晶体管（200,220）。 第一自举电容器（100,120）安装在第一PMOS晶体管的栅极和第二PMOS晶体管的栅极之间。 第二自举电容器（110,130）安装在第二NMOS晶体管的栅极和第一NMOS晶体管之间。
-
公开(公告)号：KR102042858B1
公开(公告)日：2019-11-11
申请号：KR1020140162850
申请日：2014-11-20
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: G11C11/4076 , G11C11/4063 , G11C7/22 , G11C11/4074 , G11C8/18 , G11C5/14
-
公开(公告)号：KR102038828B1
公开(公告)日：2019-10-31
申请号：KR1020150050625
申请日：2015-04-10
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
-
公开(公告)号：KR101985977B1
公开(公告)日：2019-06-04
申请号：KR1020120130239
申请日：2012-11-16
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H04L27/01
-
公开(公告)号：KR101875835B1
公开(公告)日：2018-08-02
申请号：KR1020160079540
申请日：2016-06-24
Applicant: 서울대학교산학협력단
Abstract: 본발명은크로스바저항메모리와그 읽기방법에있어서, 저장된데이터를읽기위하여선택된셀의비트라인에서감지하는전류('주감지전류'; I)에포함된스닉전류의영향을상쇄시킨후 상기선택된셀에저장된데이터를결정하는과정을포함하되, 상기상쇄는, 상기선택된셀의비트라인과교차하는워드라인의어레이중 상기선택된셀의워드라인과는다른워드라인에서감지한전류('보상감지전류'; I)를이용하여수행되는것을특징으로한다.
-
Patent Agency Ranking
公开(公告)号：KR20180001025A
公开(公告)日：2018-01-04
申请号：KR20160079540
申请日：2016-06-24
Applicant: 서울대학교산학협력단
CPC classification number: G11C13/004 , G11C13/0026 , G11C13/0028 , H01L45/1253
Abstract: 본발명은크로스바저항메모리와그 읽기방법에있어서, 저장된데이터를읽기위하여선택된셀의비트라인에서감지하는전류('주감지전류'; I)에포함된스닉전류의영향을상쇄시킨후 상기선택된셀에저장된데이터를결정하는과정을포함하되, 상기상쇄는, 상기선택된셀의비트라인과교차하는워드라인의어레이중 상기선택된셀의워드라인과는다른워드라인에서감지한전류('보상감지전류'; I)를이용하여수행되는것을특징으로한다.
Abstract translation: 本发明涉及一种交叉线电阻存储器和一种读取交叉线电阻存储器的方法以及一种读取交叉线电阻存储器的方法， 其中，所述偏移量是基于在与所选单元的位线交叉的字线阵列当中的与所选单元的字线不同的字线中感测到的电流来确定的， ; I）。
-
公开(公告)号：KR1020170143158A
公开(公告)日：2017-12-29
申请号：KR1020160076972
申请日：2016-06-21
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H03K3/03
CPC classification number: H03L7/24 , H03K3/0315 , H03K3/0322 , H03K5/1565 , H03K5/26 , H03L7/22
Abstract: 본기술에의한인젝션고정발진기는제 1 발진신호를출력하는제 1 발진노드와제 1 발진신호와반대위상을가지는제 2 발진신호를출력하는제 2 발진노드를포함하는발진기; 및기준신호에따라상기제 1 발진노드와상기제 2 발진노드사이에인젝션전류를제공하는인젝션회로를포함하되, 인젝션회로는기준신호가일정한값을가지는경우전하를충전하고기준신호가천이하는경우충전된전하를방전하여제 1 발진노드와제 2 발진노드사이에인젝션전류를제공하는충전소자를포함한다.
Abstract translation: 根据本发明的注入固定振荡器包括振荡器，该振荡器包括输出第一振荡信号的第一振荡节点和输出与第一振荡信号的相位相反的第二振荡信号的第二振荡节点; 以及注入电路，用于根据参考信号在所述第一振荡节点与所述第二振荡节点之间提供注入电流，其中当所述参考信号具有恒定值时，所述注入电路对所述电荷进行充电， 以及用于释放充电电荷以在第一振荡节点和第二振荡节点之间提供注入电流的充电元件。
-
公开(公告)号：KR1020170124365A
公开(公告)日：2017-11-10
申请号：KR1020160054171
申请日：2016-05-02
Applicant: 서울대학교산학협력단
CPC classification number: H05B33/0809 , H02M1/42 , H05B33/0815
Abstract: 본발명은깜빡임현상이개선된 LED 조명장치에관한것으로, 두개의병렬연결되는컨버터방식의 LED 구동회로를활용하여항상 LED 부하(load)에거의일정한전류를공급함으로써, AC입력전원을사용할경우발생할수 있는깜빡임(flicker) 현상을제거하고, 동시에높은역률(power factor)을달성할수 있도록한 것이다.
-
公开(公告)号：KR1020160033381A
公开(公告)日：2016-03-28
申请号：KR1020140124056
申请日：2014-09-18
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H03L7/081 , G11C11/407
CPC classification number: H03L7/07 , H03L7/0805 , H03L7/0814 , H03L7/0816 , H03L7/085 , H03L7/087 , G11C11/4076 , G11C7/222 , G11C2207/2272 , H03L7/0812
Abstract: 본기술에의한멀티채널지연고정루프는입력클록신호를지연고정하되지연고정시입력클록신호의지연량에대응하는글로벌지연제어신호를출력하는글로벌지연고정루프및 각각입력클록신호를지연고정하여채널클록신호를출력하되글로벌지연제어신호에따라입력클록신호의지연량이초기화되는다수의로컬지연고정루프를포함한다.
Abstract translation: 根据本发明的多通道延迟锁定环包括：用于延迟锁定输入时钟信号的全局延迟锁定环，并且在延迟锁定期间输出对应于输入时钟信号的延迟量的全局延迟控制信号; 以及多个本地延迟锁定环路，用于分别延迟锁定输入时钟信号以输出通道时钟信号，以及根据全局延迟控制信号初始化输入时钟信号的延迟量。
-
公开(公告)号：KR101582171B1
公开(公告)日：2016-01-05
申请号：KR1020140161704
申请日：2014-11-19
Applicant: 서울대학교산학협력단
IPC: H04N21/242 , H04N21/41 , H04N21/262 , H03L7/197
CPC classification number: H04N21/242 , H03L7/1976 , H04N21/262 , H04N21/41
Abstract: 본발명에따른직접디지털주파수합성기는, 입력클럭의주파수와출력클럭의주파수사이의비율을나타내는주파수비율값을적어도이용하여상기입력클럭으로부터상기출력클럭을생성하는직접디지털주파수합성기로서,상기주파수비율값을입력받아서상기주파수비율값의정수부분과상기주파수비율값의소수부분을출력하되디더링된결과를출력하는디바이더머지드델타시그마모듈레이터(10); 상기정수부분을이용하여상기입력클럭으로부터상기입력클럭이상기정수부분에해당하는만큼분주된중간클럭을생성하는인티저디바이더(20); 상기소수부분을이용하여상기중간클럭으로부터상기출력클럭을생성하되, 상기중간클럭의에지가상기소수부분에대응하는만큼쉬프트되도록생성하는프랙셔널디바이더(30);를포함하는것을특징으로한다.본발명에따르면디스플레이포트처럼매우큰 M, N값을이용하여주파수를합성하는경우에도용이하게원하는주파수를합성할수 있으며, 낮은루프필터대역폭등으로인한성능저하의문제를해결할수 있으며, 넓은범위의주파수를생성할수 있는효과가있다.
Abstract translation: 根据本发明的数字频率合成器是直接数字频率合成器，其使用至少一个频率比值，该频率比值是指输入时钟的频率与输出时钟的频率之间的比率，用于从输入时钟产生输出时钟 。 本发明的特征在于包括：除法器合并的Δ-Σ调制器（10），用于产生频率比值的整数部分的抖动结果和接收到频率比值后的频率比值的小数部分; 整数分频器，用于使用所述整数部分从所述输入时钟生成中间时钟，其中所述输入时钟对应于所述整数部分被分频; 用于使用小数部分从中间时钟产生输出时钟的分数分频器（30），其中中间时钟的边沿对应于小数部分移位。 根据本发明，在像显示端口那样合成使用显着大的M和N值的频率的情况下，可以容易地合成频率，可以解决由低环路滤波器带宽等引起的性能劣化问题 ，并且可以产生具有宽带宽的频率。
-
-
-
-
-
-
-
-
-
Search Results
49
records
(took 0.027 seconds)
