公开(公告)号：BRPI0906424B1

公开(公告)日：2020-10-20

申请号：BRPI0906424

申请日：2009-01-07

Applicant: IBM

Inventor： DAN GREINER ,  TIMOTHY SLEGEL

IPC: G06F9/312

Abstract: recurso de atributo de cache extraído e instrução consequente. em um método de operação, um sistema de computador é fornecido uma facilidade e instrução de máquina cache de uma arquitetura de computador para especificar um nível de cache de cache alvo e um atributo de cache alvo de interesse para obter um atributo de cache de um ou mais caches alvos. o atributo de cache solicitado do cache alvo em um registro.

公开(公告)号：BR112017007442A2

公开(公告)日：2018-01-16

申请号：BR112017007442

申请日：2015-09-14

Applicant: IBM

Inventor： BERND NERZ ,  CHRISTIAN JACOBI ,  DAMIAN OSISEK ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  FADI YUSUF BUSABA ,  FRANK LEHNERT ,  JEFFREY PAUL KUBALA ,  JONATHAN DAVID BRADBURY ,  LISA HELLER ,  MARK FARRELL ,  TIMOTHY SLEGEL

IPC: G06F9/455 ,  G06F9/48

Abstract: um sistema e método de implementação de um roteamento de prioridade modificado de uma interrupção de entrada/ saída (e / s). o sistema e método determina se a interrupção de e / s encontra-se pendente para um núcleo e se qualquer um de uma pluralidade de threads host do núcleo está habilitado para processamento de thread host da interrupção de acordo com a determinação de que a interrupção de e/s está pendente. além disso, o sistema e método determina se, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host é um estado de espera e, de acordo com a determinação de que a, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host está no estado de espera, encaminha a interrupção de e / s para uma thread host habilitada para o processamento de thread host e no estado de espera.

公开(公告)号：PT2834736T

公开(公告)日：2017-04-03

申请号：PT12878682

申请日：2012-11-22

Applicant: IBM

Inventor： DAN GREINER ,  TIMOTHY SLEGEL ,  CHRISTIAN JACOBI

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

公开(公告)号：BR112019007567A2

公开(公告)日：2019-07-02

申请号：BR112019007567

申请日：2017-10-02

Applicant: IBM

Inventor： ADITYA NITIN PURANIK ,  CHRISTIAN JACOBI ,  CHRISTIAN ZOELLIN ,  DAN GREINER ,  JANATHAN BRADBURY ,  REINHARD THEODOR BUENDGEN ,  TAMAS VISEGRADY ,  TIMOTHY SLEGEL ,  VOLODYMYR PAPROTSKI

IPC: H04L9/06 ,  H04L9/32

Abstract: uma instrução para executar cifragem e autenticação é executada. a execução inclui a cifragem de um conjunto de dados fornecidos pela instrução para obter dados cifrados e colocar os dados cifrados em um local designado. ela inclui ainda a autenticação de um conjunto de dados adicional fornecido pela instrução, em que a autenticação gera pelo menos uma parte de uma etiqueta de autenticação de mensagens. pelo menos uma parte da etiqueta de autenticação de mensagens é armazenada em um local.

公开(公告)号：BR112019006625A2

公开(公告)日：2019-07-02

申请号：BR112019006625

申请日：2017-09-26

Applicant: IBM

Inventor： BERND NERZ ,  CHRISTIAN ZOELLIN ,  DAN GREINER ,  TAMAS VISEGRADY ,  TIMOTHY SLEGEL

IPC: G06F7/58

Abstract: uma instrução configurada para executar uma pluralidade de funções é executada. com base num código de função associado à instrução que tem um valor selecionado, uma ou mais entradas da instrução são verificadas para determinar uma ou mais funções da pluralidade de funções que devem ser executadas. com base em uma primeira entrada dentre uma ou mais entradas tendo um primeiro valor, uma função de fornecimento de entropia primária é executada, na qual o fornecimento de entropia primária inclui o armazenamento de uma quantidade de números aleatórios primários. além disso, com base em uma segunda entrada dentre uma ou mais entradas tendo um segundo valor, é fornecida uma função de fornecimento de entropia condicionada, na qual o fornecimento de entropia condicionada inclui o armazenamento de uma quantidade de números aleatórios condicionados.

公开(公告)号：BR112012032857A2

公开(公告)日：2018-02-27

申请号：BR112012032857

申请日：2010-11-08

Applicant: IBM

Inventor： DAN GREINER ,  DAVID CRADDOCK ,  MARK FARRELL ,  THOMAS GREGG

IPC: G06F9/312 ,  G06F13/38

公开(公告)号：BR112014031354A2

公开(公告)日：2017-06-27

申请号：BR112014031354

申请日：2013-06-12

Applicant: IBM

Inventor： CHRISTIAN JACOBI ,  DAN GREINER ,  ROBERT ROGERS ,  TIMOTHY SLEGEL

IPC: G06F9/46

公开(公告)号：BR112014031335A2

公开(公告)日：2017-06-27

申请号：BR112014031335

申请日：2012-11-22

Applicant: IBM

Inventor： CHRISTIAN JACOBI ,  DAN GREINER ,  MARCEL MITRAN ,  TIMOTHY SLEGEL

IPC: G06F11/07

公开(公告)号：MX2017004530A

公开(公告)日：2017-06-07

申请号：MX2017004530

申请日：2015-09-14

Applicant: IBM

Inventor： CHARLES GAINEY (FINADO) ,  CHRISTIAN JACOBI ,  BERND NERZ ,  FRANK LEHNERT ,  JONATHAN DAVID BRADBURY ,  DAMIAN OSISEK ,  FADI YUSUF BUSABA ,  TIMOTHY SLEGEL ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  JEFFREY PAUL KUBALA ,  LISA HELLER ,  MARK FARRELL

IPC: G06F13/26 ,  G06F9/48

Abstract: Un sistema y método para implementar un enrutamiento de prioridad modificada de una interrupción de entrada/salida (I/O). El sistema y método determinan si la interrupción de I/O está pendiente para un núcleo y si cualquiera de una pluralidad de tareas de huésped del núcleo está habilitada para procesamiento de tarea de huésped de la interrupción de acuerdo con la determinación de que la interrupción de I/O está pendiente. Además, el sistema y método determinan si al menos una de la pluralidad de tareas de huésped habilitadas para procesamiento de tarea de huésped está en un estado de espera y, de acuerdo con la determinación de que dicha al menos una de la pluralidad de tareas de huésped habilitada para procesamiento de tarea de huésped está en el estado de espera, enrutan la interrupción de I/O a una tarea de huésped habilitada para procesamiento de tarea de huésped y en el estado de espera.

公开(公告)号：GB2539601A

公开(公告)日：2016-12-21

申请号：GB201617085

申请日：2015-02-23

Applicant: IBM

Inventor： DAN GREINER ,  TIMOTHY SLEGEL ,  CHRISTIAN JACOBI ,  DONALD WILLIAM SCHMIDT ,  MARCEL MITRAN ,  CHARLES GAINEY JR

IPC: G06F9/30 ,  G06F9/38

Abstract: A delay facility is provided in which program execution may be delayed until a predefined event occurs, such as a comparison of memory locations results in a true condition, a timeout is reached, an interruption is made pending or another condition exists. The delay facility includes one or more compare and delay machine instructions used to delay execution. The one or more compare and delay instructions may include a 32-bit compare and delay (CAD) instruction and a 64-bit compare and delay (CADG) instruction.