公开(公告)号：BR112017007442A2

公开(公告)日：2018-01-16

申请号：BR112017007442

申请日：2015-09-14

Applicant: IBM

Inventor： BERND NERZ ,  CHRISTIAN JACOBI ,  DAMIAN OSISEK ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  FADI YUSUF BUSABA ,  FRANK LEHNERT ,  JEFFREY PAUL KUBALA ,  JONATHAN DAVID BRADBURY ,  LISA HELLER ,  MARK FARRELL ,  TIMOTHY SLEGEL

IPC: G06F9/455 ,  G06F9/48

Abstract: um sistema e método de implementação de um roteamento de prioridade modificado de uma interrupção de entrada/ saída (e / s). o sistema e método determina se a interrupção de e / s encontra-se pendente para um núcleo e se qualquer um de uma pluralidade de threads host do núcleo está habilitado para processamento de thread host da interrupção de acordo com a determinação de que a interrupção de e/s está pendente. além disso, o sistema e método determina se, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host é um estado de espera e, de acordo com a determinação de que a, pelo menos, uma da pluralidade de threads host habilitada para processamento de thread host está no estado de espera, encaminha a interrupção de e / s para uma thread host habilitada para o processamento de thread host e no estado de espera.

公开(公告)号：GB2528481B

公开(公告)日：2016-08-17

申请号：GB201413052

申请日：2014-07-23

Applicant: IBM

Inventor： THOMAS KOEHLER ,  FRANK LEHNERT

IPC: G06F9/30 ,  G06F5/06 ,  G06F13/40

Abstract: A processing unit includes a first storage entity being updated at a first clock cycle (CLK1) for holding a master copy of processing unit state. The processing unit further includes at least two shadow storage entities being updated with update information of the first storage entity. A shadow storage entity running at a second clock cycle (CLK2) is slower than the first clock cycle (CLK1). The first storage entity is coupled with the shadow storage entities via an intermediate storage entity, and the intermediate storage entity provides multiple storage stages for buffering consecutive update information of the first storage entity. Selection circuitry is adapted to provide one update information contained in one storage stage to the shadow storage entity with the active clock edge of the second clock cycle (CLK2) in order to update said shadow storage entity.

公开(公告)号：MX2017004530A

公开(公告)日：2017-06-07

申请号：MX2017004530

申请日：2015-09-14

Applicant: IBM

Inventor： CHARLES GAINEY (FINADO) ,  CHRISTIAN JACOBI ,  BERND NERZ ,  FRANK LEHNERT ,  JONATHAN DAVID BRADBURY ,  DAMIAN OSISEK ,  FADI YUSUF BUSABA ,  TIMOTHY SLEGEL ,  DAN GREINER ,  DONALD WILLIAM SCHMIDT ,  JEFFREY PAUL KUBALA ,  LISA HELLER ,  MARK FARRELL

IPC: G06F13/26 ,  G06F9/48

Abstract: Un sistema y método para implementar un enrutamiento de prioridad modificada de una interrupción de entrada/salida (I/O). El sistema y método determinan si la interrupción de I/O está pendiente para un núcleo y si cualquiera de una pluralidad de tareas de huésped del núcleo está habilitada para procesamiento de tarea de huésped de la interrupción de acuerdo con la determinación de que la interrupción de I/O está pendiente. Además, el sistema y método determinan si al menos una de la pluralidad de tareas de huésped habilitadas para procesamiento de tarea de huésped está en un estado de espera y, de acuerdo con la determinación de que dicha al menos una de la pluralidad de tareas de huésped habilitada para procesamiento de tarea de huésped está en el estado de espera, enrutan la interrupción de I/O a una tarea de huésped habilitada para procesamiento de tarea de huésped y en el estado de espera.

公开(公告)号：GB2593852B

公开(公告)日：2022-03-09

申请号：GB202111895

申请日：2020-01-16

Applicant: IBM

Inventor： CHRISTOPH RAISCH ,  MARCO KRAEMER ,  FRANK LEHNERT ,  MATTHIAS KLEIN ,  JONATHAN BRADBURY ,  CHRISTIAN JACOBI ,  BRENTON BELMAR ,  PETER DRIEVER

IPC: G06F9/312 ,  G06F9/38 ,  G06F11/07 ,  G06F11/14 ,  G06F11/30

Abstract: An input/output store instruction is handled. A data processing system includes a system nest coupled to at least one input/output bus by an input/output bus controller. The data processing system further includes at least a data processing unit including a core, system firmware and an asynchronous core-nest interface. The data processing unit is coupled to the system nest via an aggregation buffer. The system nest is configured to asynchronously load from and/or store data to at least one external device which is coupled to the at least one input/output bus. The data processing unit is configured to complete the input/output store instruction before an execution of the input/output store instruction in the system nest is completed. The asynchronous core-nest interface includes an input/output status array with multiple input/output status buffers. The system firmware includes a retry buffer and the core includes an analysis and retry logic.