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    Tradcucción de dirección dinámica con gestión de trama
    14.
    发明专利
    Tradcucción de dirección dinámica con gestión de trama 未知

    公开(公告)号：ES2381428T3

    公开(公告)日：2012-05-28

    申请号：ES09700560

    申请日：2009-01-05

    Applicant: IBM

    Inventor： GREINER DAN ,  GAINEY JR ,  HELLER LISA ,  OSISEK DAMIAN ,  SLEGEL TIMOTHY ,  SITTMANN III

    IPC: G06F12/14 ,  G06F9/30 ,  G06F12/10

    Abstract: Un método para llevar a cabo una función de gestión de trama en un procesador (101) capaz de traducir una dirección virtual a una dirección traducida de un bloque de datos en almacenamiento principal en un sistema informático (100) de una arquitectura de máquina que tiene una jerarquía de tablas (410, 412, 414, 416) de traducción utilizadas para la traducción de dicha dirección virtual, estando definida dicha función de gestión de trama para dicha arquitectura de máquina, estando el método caracterizado por que comprende: obtener una instrucción de máquina que contiene un código de operación para una instrucción de activar clave de almacenamiento y borrar; y ejecutar la instrucción de máquina, comprendiendo: obtener un campo de gestión de trama con un campo de clave que comprende una serie de bits de protección de acceso y un campo de indicador del tamaño de bloque; obtener una dirección de operando de una trama de almacenamiento sobre la que ha de llevarse a cabo dicha instrucción de máquina, siendo dicha dirección de operando una entre una dirección de bloque grande de datos y una dirección de un bloque pequeño de datos; en respuesta a la habilitación de una función de activar clave de almacenamiento, poner los bits de protección de acceso de almacenamiento de cada clave de almacenamiento asociada con dicho bloque datos determinado, a un valor de dichos bits de protección de acceso de dicho campo de clave; y en respuesta a la habilitación de una función de borrar, borrar cada bloque datos al que se dirige dicha dirección de operando poniendo a cero todos los bytes de cada bloque de datos.

    16.
    发明专利
    未知

    公开(公告)号：AT491178T

    公开(公告)日：2010-12-15

    申请号：AT05108510

    申请日：2004-05-06

    Applicant: IBM

    Inventor： SLEGEL TIMOTHY ,  HELLER LISA ,  PFEFFER ERWIN ,  PLAMBECK KENNETH

    IPC: G06F9/312 ,  G06F9/30 ,  G06F9/38 ,  G06F12/08 ,  G06F12/10

    Abstract: A method for invalidating translation table entries and clearing corresponding dynamic address translation (DAT) table entries of a translation lookaside buffer (TLB) associated with a processing unit in a computer system, the computer system comprising one or more address translation tables providing translation information to translate virtual addresses to real addresses, wherein address translation table entry information is maintained in the TLB, the method comprising: a) fetching for execution a multifunction Invalidate DAT Table Entry (IDTE) machine instruction, the IDTE instruction comprising an opcode field identifying said instruction and an information field comprising: 1) a first register field for identifying a first register for indicating an origin and type of an address translation table containing a range of one or more entries to be invalidated, 2) a second register field for identifying a second register for including indices used to select a translation table entry in a type of address translation table indicated by the first register, and an option bit for indicating whether a clear by address space control element (ASCE) operation or an invalidating-and-clearing operation is to be performed, and a range field for identifying a number of additional translation table entries, in the address translation table indicated by the first register, to be invalidated, and 3) a third register field for identifying a third register for indicating an origin and type of address translation table to be used when the clear by address space control element operation is to be performed for only selectively clearing TLB entries; and b) executing the fetched IDTE machine instruction, the executing step comprising: i. determining, from the option bit in the second register, whether a clear by address space control element operation is to be performed; ii. responsive to the option bit indicating that the clear by address space control element operation is to be performed, clearing the TLB, independent of the content of the first register, of those entries in which the address translation table origin of a translation table was used to create the entries in the TLB corresponds to the address translation table origin in the third register; iii. responsive to the option bit indicating that the clear by address space control element operation is not to be performed, invalidating the range of address translation table entries of a translation table identified by the range field, and clearing the TLB entries corresponding to the invalidated entries.

    18.
    发明专利
    未知

    公开(公告)号：ES3014595T3

    公开(公告)日：2025-04-23

    申请号：ES20709564

    申请日：2020-03-06

    Applicant: IBM

    Inventor： SCHWIDEFSKY MARTIN ,  CARSTENS HEIKO ,  BRADBURY JONATHAN ,  HELLER LISA

    IPC: G06F12/14

    Abstract: Se proporciona un método. Este método se implementa mediante un control de interfaz segura de una computadora que impide el acceso no autorizado a ubicaciones en la memoria de la computadora. El control de interfaz segura determina que una página absoluta de host no se ha asignado previamente a una página virtual, de acuerdo con la protección de la página absoluta de host, y que una página virtual de host no se ha asignado previamente a una página absoluta, de acuerdo con la protección de la página absoluta de host. (Traducción automática con Google Translate, sin valor legal)

    20.
    发明专利
    未知

    公开(公告)号：ES2998775T3

    公开(公告)日：2025-02-21

    申请号：ES20708469

    申请日：2020-02-28

    Applicant: IBM

    Inventor： BORNTRAEGER CHRISTIAN ,  IMBRENDA CLAUDIO ,  BUSABA FADI ,  BRADBURY JONATHAN ,  HELLER LISA

    IPC: G06F21/12 ,  G06F9/455 ,  G06F21/51 ,  G06F21/53 ,  G06F21/57 ,  G06F21/62 ,  G06F21/74

    Abstract: Un control de interfaz segura de un ordenador proporciona un método que proporciona una interpretación parcial de una instrucción que permite una interrupción. El control de interfaz segura obtiene una palabra de estado de programa o un valor de registro de control de un almacenamiento invitado seguro. El control de interfaz segura notifica a una entidad no confiable las actualizaciones de la máscara de interrupción del invitado. La entidad no confiable se ejecuta en y en comunicación con el hardware del ordenador a través del control de interfaz segura para respaldar las operaciones de una entidad segura que se ejecuta en la entidad no confiable. El control de interfaz segura recibe, de la entidad no confiable, una solicitud para presentar una interrupción de invitado habilitada de máxima prioridad en respuesta a la notificación de las actualizaciones de la máscara de interrupción del invitado. El control de interfaz segura mueve la información de interrupción a una página de prefijo de invitado e inyecta la interrupción en la entidad segura cuando se determina que una inyección de la interrupción es válida. (Traducción automática con Google Translate, sin valor legal)

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