公开(公告)号：DE112018000832T5

公开(公告)日：2019-10-31

申请号：DE112018000832

申请日：2018-04-19

Applicant: IBM

Inventor： MOCHIZUKI SHOGO ,  LEE CHOONGHYUN ,  BAO RUQIANG ,  JAGANNATHAN HEMANTH

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen beziehen sich auf ein Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem verringerten Widerstand eines unten liegenden Kontakts. Ein mehrschichtiger, unten liegender, dotierter Bereich, der abwechselnde dotierte Schichten und dotierte Opferschichten aufweist, wird auf einem Substrat ausgebildet. Ein oder mehrere Hohlräume werden durch Entfernen von Abschnitten der dotierten Opferschichten ausgebildet. Ein unten liegender Kontakt wird über dem mehrschichtigen, unten liegenden, dotierten Bereich ausgebildet. Der unten liegende Kontakt beinhaltet einen oder mehrere leitfähige Flansche, die die Hohlräume füllen.

公开(公告)号：DE112020000190B4

公开(公告)日：2024-09-26

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H10B63/00 ,  H01L21/822 ,  H01L27/088 ,  H10N70/00

Abstract: Resistive Speicherstruktur, die aufweist:einen vertikalen Fin auf einem Substrat, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen;eine Hartmaske auf dem vertikalen Fin;eine Gate-Struktur auf gegenüberliegenden Seitenwänden des vertikalen Fin;eine obere Source oder einen oberen Drain auf den gegenüberliegenden Seitenwänden des vertikalen Fin;eine untere Elektrodenschicht auf der oberen Source bzw. dem oberen Drain, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten der Hartmaske befindet;eine erste und eine zweite mittlere resistive Schicht auf jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht;eine jeweilige obere Elektrodenschicht auf der ersten und der zweiten mittleren resistiven Schicht; undeinen ersten und zweiten elektrischen Kontakt zu der unteren Elektrodenschicht auf den jeweiligen über die Hartmaske gegenüberliegenden Bereichen der unteren Elektrodenschicht.

公开(公告)号：DE112020000190T5

公开(公告)日：2021-09-02

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H01L27/24 ,  H01L21/822 ,  H01L27/088 ,  H01L45/00

Abstract: Es wird eine resistive Speicherstruktur bereitgestellt. Die resistive Speicherstruktur weist einen vertikalen Fin auf einem Substrat auf, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen. Die resistive Speicherstruktur weist darüber hinaus ein Fin-Templat auf dem vertikalen Fin sowie eine Gate-Struktur auf dem vertikalen Fin auf. Die resistive Speicherstruktur weist darüber hinaus eine/einen obere/oberen Source/Drain auf gegenüberliegenden Seitenwänden des vertikalen Fin sowie eine untere Elektrodenschicht auf der/dem oberen Source/Drain auf, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten des Fin-Templats befindet. Die resistive Speicherstruktur weist darüber hinaus eine erste mittlere resistive Schicht auf einem Bereich der unteren Elektrodenschicht, eine obere Elektrodenschicht auf der ersten mittleren resistiven Schicht sowie einen ersten elektrischen Kontakt auf einem Bereich der unteren Elektrodenschicht auf.

公开(公告)号：DE112018001814T5

公开(公告)日：2019-12-12

申请号：DE112018001814

申请日：2018-06-07

Applicant: IBM

Inventor： BAO RUQIANG ,  LEE CHOONGHYUN ,  MOCHIZUKI SHOGO ,  YEUNG CHUN WING

IPC: H01L27/04

Abstract: Ein Verfahren zum Ausbilden von mehreren Vertikaltransport-Finnen-Feldeffekttransistoren (VT-FinFETs) mit unterschiedlichen Kanallängen, das ein Ausbilden einer vertikalen Finne auf einem ersten Bereich eines Substrats und einer vertikalen Finne auf einem zweiten Bereich des Substrats, Ausbilden eines Abdeckblocks auf der vertikalen Finne auf dem zweiten Bereich des Substrats, Ausbilden einer/eines ersten unten liegenden Source/Drain auf dem ersten Bereich des Substrats, wobei die/der erste unten liegende Source/Drain einen unteren Abschnitt der vertikalen Finne auf dem ersten Bereich bedeckt, Entfernen des Abdeckblocks und Ausbilden einer/eines zweiten unten liegenden Source/Drain in dem zweiten Bereich des Substrats beinhaltet, wobei sich die/der zweite unten liegende Source/Drain unterhalb der Fläche des Substrats befindet, wobei die/der zweite unten liegende Source/Drain einen unteren Abschnitt der vertikalen Finne auf dem zweiten Bereich nicht bedeckt.

公开(公告)号：DE112018000689T5

公开(公告)日：2019-10-10

申请号：DE112018000689

申请日：2018-05-11

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  NARAYANAN VIJAY ,  JAGANNATHAN HEMANTH

IPC: H01L21/8238 ,  H01L21/02 ,  H01L27/092 ,  H01L29/165

Abstract: Ausführungsformen beziehen sich auf ein Verfahren und resultierende Strukturen für einen komplementären Dual-Kanal-Metalloxid-Halbleiter (CMOS) mit gemeinsamen Gate-Stapeln. Eine erste Halbleiterfinne wird auf einem Substrat ausgebildet. Eine zweite Halbleiterfinne wird angrenzend an die erste Halbleiterfinne auf dem Substrat ausgebildet. Eine Oxidschicht wird über der ersten und der zweiten Halbleiterfinne ausgebildet und bei einer Temperatur getempert, die zum Erhöhen einer Germaniumkonzentration der zweiten Halbleiterfinne wirksam ist. Der Temperprozess ist selektiv gegenüber der zweiten Halbleiterfinne und erhöht eine Germaniumkonzentration der ersten Halbleiterfinne nicht.